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Fターム[5F033KK13]の内容

Fターム[5F033KK13]に分類される特許

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【課題】接続する素子の駆動電圧によってトランジスタのドレイン電圧が決定される。トランジスタの小型化にともないドレイン領域に集中する電界強度が高まり、ホットキャリアが生成し易くなる。ドレイン領域に電界が集中し難いトランジスタを提供することを課題の一とする。また、トランジスタを有する表示装置を提供することを課題の一とする。
【解決手段】高い導電率を有する第1配線層および第2配線層の端部とゲート電極層の重なりをなくすことにより、第1電極層及び第2電極層近傍に電界が集中する現象を緩和してホットキャリアの発生を抑制し、加えて第1配線層および第2配線層より高抵抗の第1電極層および第2電極層をドレイン電極層として用いてトランジスタを構成する。 (もっと読む)


【課題】ビアと配線の間に位置ずれが生じても、エアギャップとビアが繋がることを抑制できるようにする。
【解決手段】配線162は第1絶縁層120に埋め込まれており、上面が第1絶縁層120の上面より高い。エアギャップ128は、配線162と第1絶縁層120の間に位置している。第2絶縁層200は、少なくとも第1絶縁層120上及びエアギャップ128上に形成されている。本図に示す例では、第2絶縁層200は配線162を被覆していない。エッチングストッパー膜210は、少なくとも第2絶縁層200上に形成されている。本図に示す例では、エッチングストッパー膜210は、第2絶縁層200上及び配線162上に形成されている。第3絶縁層220はエッチングストッパー膜210上に形成されている。ビア262は第3絶縁層220に埋め込まれており、配線162に接続している。 (もっと読む)


【課題】
使用現場で使用者や顧客の要望に応じて、回路システムを形成することのできる薄膜トランジスタ装置およびその製造方法を提供する。
【解決手段】
薄膜トランジスタ装置において、TFTにより構成した複数の集積回路ブロック1,2と、これらの集積回路ブロックを相互に接続するための網目状に交差したマトリックス配線3、4、5、6を設ける。相互の集積回路ブロック間の接続は、使用現場で使用者や顧客の要望に応じて導電性材料を印刷等により、マトリックス配線の各々の配線交差部に選択的に設けることにより行い、所望の回路システムを構成する。 (もっと読む)


【課題】構造が簡単な印刷法で形成が可能な情報記録部材を提供すること。
【解決手段】基板102と、前記基板上に設けられた一つ以上の下部配線103と、前記下部配線上に印刷法で設けられた複数の導電性バンプ104と、前記基板と前記下部配線と前記導電性バンプとを覆うように設けられた絶縁層105と、前記下部配線と交差し前記導電性バンプに重なるように前記絶縁層上に設けられた一つ以上の上部配線106とを備えることを特徴とする情報記録装置。 (もっと読む)


【課題】半導体基板に素子と貫通電極とが形成された半導体装置の製造方法において、貫通電極からの銅による素子の汚染を防止できる方法を提供する。
【解決手段】半導体基板10と、それに形成された素子ZDと、半導体基板10を貫通するスルーホールTHと、半導体基板10の両面側及びスルーホールTHの内面に形成されて、素子ZDを被覆する絶縁層12とを備えた構造体を用意する工程と、スルーホールTH内に貫通電極20を形成する工程と、貫通電極20を被覆する第1バリア金属パターン層30を形成する工程と、絶縁層12に、素子ZDの接続部に到達するコンタクトホールCHを形成する工程と、コンタクトホールCH内の素子ZDの接続部の自然酸化膜を除去する工程と、第1バリア金属パターン層30に接続されると共に、コンタクトホールCHを通して素子ZDに接続される配線層40,40aを形成する工程とを含む。 (もっと読む)


【課題】半導体素子に設けられた電極と突起電極との接続信頼性を向上させる。
【解決手段】半導体モジュール30は、素子搭載用基板10およびこれに搭載された半導体素子50を備える。素子搭載用基板10は、絶縁樹脂層12と、絶縁樹脂層12の一方の主表面S1に設けられた配線層14と、配線層14と電気的に接続され、配線層14から絶縁樹脂層12側に突出している突起電極16とを備える。半導体素子50は、半導体基板51と突起電極16のそれぞれに対向する素子電極52とを有する。素子電極52の上に設けられた金属層55の表面が保護層54の表面に対して凸になっている。 (もっと読む)


【課題】開口率の高い半導体装置又はその作製方法を提供することを目的の一とする。また、消費電力の低い半導体装置又はその作製方法を提供することを目的の一とする。
【解決手段】絶縁表面を有する基板上に設けられた半導体層と、半導体層を覆うゲート絶縁膜と、ゲート絶縁膜上に設けられた第1の導電層と第2の導電層とで積層されたゲート電極を含むゲート配線と、半導体層と前記ゲート電極を含む前記ゲート配線を覆う絶縁膜と、絶縁膜上に設けられ、半導体層と電気的に接続され、第3の導電層と第4の導電層とで積層されたソース電極を含むソース配線と、を有し、ゲート電極は、第1の導電層で形成され、ゲート配線は、第1の導電層と第2の導電層で形成され、ソース電極は、第3の導電層で形成され、ソース配線は、第3の導電層と第4の導電層で形成されている。 (もっと読む)


【課題】配線抵抗の低い半導体装置を提供すること、透過率の高い半導体装置を提供すること、または開口率の高い半導体装置を提供することを課題とする。
【解決手段】ゲート電極、半導体層、ソース電極又はドレイン電極を透光性を有する材料を用いて形成し、ゲート配線又はソース配線等の配線を透光性を有する材料より抵抗率が低い材料で設ける。また、ソース配線及び/又はゲート配線を、透光性を有する材料と当該透光性を有する材料より抵抗率が低い材料を積層させて設ける。これにより、配線抵抗が低く、透過率の高い半導体装置を提供することができる。 (もっと読む)


【課題】高信頼性の貫通電極を有する半導体基板と半導体基板の製造方法を提供することを目的とする。
【解決手段】第1絶縁層(2)を介して第1配線層(3)が形成され、貫通孔(4)の内周に第2配線層(5)を形成し、貫通孔(4)は、第1の開口部(4a)と、第1の開口部(4a)よりも開口面積が小さい第2の開口部(4b)で形成され、第2の開口部(4b)に第3配線層(103a)を形成するとともに、第3配線層(103a)を第1の開口部(4a)よりも先に形成することを特徴とする。 (もっと読む)


【課題】 信号線の形成位置に関わらず、信号線とMIM構造のキャパシタ11との間で発生する寄生容量が抑制できるようにする。
【解決手段】 MIM構造のキャパシタ11と、絶縁膜12a,12bを介してMIM構造のキャパシタ11を挟む、少なくとも一対の遮蔽部13a,13bとを備える。 (もっと読む)


【課題】小型化及び利得等の高周波性能の向上を図ることができる半導体装置として、実用的な高周波増幅器を実現する。
【解決手段】トランジスタ101の入力端に配線層103がコプレーナ線路で接続されており、配線層103には、開放端を有する配線層104が二つの方向に分岐されて終端され、配線層103上の位置から、高周波信号が入出力される。 (もっと読む)


【課題】電極パッドよりも径の小さな貫通孔を半導体基板自体に設けることなく、上下に積層された半導体チップ間の電気的な接続を行う。
【解決手段】半導体基板S1の横にはみ出すように電極パッドP1を配置し、半導体基板S1の周囲を取り囲むように配置された樹脂層J1上にて支持し、電極パッドP1が上下に重なるように半導体チップC1を積層し、貫通孔T1内に導電体D1を埋め込むことで、上下の電極パッドP1を電気的に接続し、上下に積層された半導体チップC1間の電気的な接続を行う。 (もっと読む)


【課題】積層半導体装置の製造方法を提供する。
【解決手段】絶縁層および絶縁層に接して形成されたSOI層を有するSOI基板であって、SOI基板の表面および裏面の間を貫通する貫通孔と、貫通孔に形成された、表面および裏面の間を電気的に結合する貫通結合部と、を有し、SOI基板の表面または裏面の何れかの面に支持基板を貼り付けたSOI基板を準備する段階と、SOI基板の支持基板が貼付されていない面の貫通結合部が他の基板の所定の位置に電気的に結合するよう、支持基板と他の基板との相対位置を調整する段階と、調整された相対位置を維持しつつSOI基板と他の基板との間隔を狭め、SOI基板と他の基板とを押圧接触させる段階とを備え、相対位置を調整する段階は、支持基板の辺部であってSOI基板が貼付されていない領域に形成された指標と、他の基板の位置指標とに基づき、前記相対位置を調整する。 (もっと読む)


【課題】コンタクトホールの加工時において配線のダメージを受けにくく、信頼性の低下を抑制できる構造の接続部を有する半導体装置を提供すること。
【解決手段】接続部1は、第1導電層2と第2導電層4とが、その交差個所に設けられたコンタクトホール5を介して接続されたものである。矩形状のコンタクトホール5は第2導電層4の幅方向の略中央に配置されている。そして、コンタクトホール5のパターンを囲むように矩形状の半導体層3が設けられている。半導体層3は、コンタクトホール5の底部において第1導電層2上に形成されている。この半導体層3は、第1導電層2とのエッチング選択比が高く、第1導電層2に対するエッチング効率が充分に高いものである。 (もっと読む)


【課題】フリップチップ実装構造の半導体装置では、半導体基板(半導体チップ)裏面に抵抗を低減するための厚い金属層が設けられる。しかし、半導体チップの薄化が進むと、厚い金属層との応力の差により、半導体基板に反りが発生し、歩留まりが悪化する原因となっていた。
【解決手段】第1主面に動作領域が設けられ、第2主面に金属層が設けられる半導体基板(半導体チップ)の、少なくとも動作領域と一部重畳する第2主面側の半導体基板に凹部を設ける。これにより周辺部において第1の厚みを有し、凹部において第1の厚みより薄化された第2の厚みを有する半導体チップとする。周辺部が第1の厚みを有するため、第2主面側に厚い金属層を形成しても、半導体チップの反りを防止できる。 (もっと読む)


【課題】パターンの不良が減少した薄膜トランジスタ表示板の製造方法およびこれに使用されるネガティブフォトレジスト組成物を提供する。
【解決手段】基板上に導電性物質からなる導電膜を形成する段階と、導電膜上にネガティブフォトレジスト組成物からなるエッチングパターンを形成する段階と、エッチングパターンをエッチングマスクとして利用して導電膜をエッチングし、導電膜パターンを形成する段階とを含み、ネガティブフォトレジスト組成物は、アルカリ現像液に溶解性を有するヒドロキシル基を含有するノボラック樹脂10〜50重量部、第1光酸発生剤(特定構造のスルホニルオキシイミド化合物)0.5〜10重量部、第2光酸発生剤(第1光酸発生剤とは構造の異なる特定構造のスルホニルオキシイミド化合物)0.5〜10重量部、架橋結合剤1〜20重量部および溶媒10〜90重量部を含む。 (もっと読む)


【課題】端子間の接合性に優れ高い信頼性を備えたものにするとともに、端子の狭ピッチ化も容易に対応できる半導体装置、半導体装置の製造方法、及び電子機器を提供する。
【解決手段】本発明の半導体装置1は、半導体基板10と、半導体基板10に形成された貫通孔7内に設けられるとともに、半導体基板10の能動面10Aと反対側の裏面10Bに部分的に突出する貫通電極5と、を有し、貫通電極5は、樹脂コア9と、樹脂コア9の少なくとも一部を覆う導電膜15と、を有し、貫通孔7は、内壁面7aの少なくとも一部が能動面10A側に向かって貫通孔7の内径を狭めるテーパー形状となっている。 (もっと読む)


【課題】ウェハ面内の再配線層の厚みのばらつきを低減し、所望の電気的特性を得ることのできる多層再配線構造を有するWCSP型の半導体装置及びその製造方法を提供する。
【解決手段】第1の再配線層を形成する工程において、第1の導電材料をめっき法により成長させて第1の再配線層より厚い第1の導電材料層を形成し、第1のレジスト膜及び第1の導電材料層を主面側から研磨して表面を平坦化して、第1の再配線層を形成する処理、及び、第2の再配線層を形成する工程において、第2の導電材料をめっき法により成長させて第2の再配線層より厚い第2の導電材料層を形成し、第2のレジスト膜及び第2の導電材料層を主面側から研磨して表面を平坦化して、第2の再配線層を形成する処理の少なくとも一方の処理を行う。 (もっと読む)


【課題】ボンディングパッドの剥がれを防止し、かつボンディングパッド間におけるリーク電流の発生を防止することができる半導体装置及びその製造方法を提供すること。
【解決手段】HBT(ヘテロ構造バイポーラトランジスタ)が構成要素の1つとして集積された半導体装置110は、半絶縁性InP基板11上に、順次、エッチングストップ層12、コレクタコンタクト層13、コレクタ層14、傾斜コレクタ層15、セットバック層16、ベース層17が形成された構成を有し、ベース層17はInGaAsで構成された薄膜であってPを含まず、このベース層17上にSiN23が形成され、SiN23上にボンディングパッド25が形成された構成を有する。 (もっと読む)


【課題】コストを抑えた不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、ビット線BL0i〜BL2i、ビット線BL0i〜BL2iと交差するワード線WL0i、WL1i、及びビット線BL0i〜BL2i及びワード線WL0i、WL1iの交差部で両配線間に接続されたメモリセルMC0〜MC3を有する単位セルアレイMAT00を備える。さらに、不揮発性半導体記憶装置は、第1位置に設けられたビット線BL0iの側部に接し、第1位置よりも上方の第2位置に設けられたビット線BL1iまで積層方向に延びるコンタクトプラグCL1〜CL3と、第1位置と第2位置の間の第3位置に設けられたワード線WL0iの側部に接し、第2位置よりも上方の第4位置に設けられたワード線WL1iまで積層方向に延びるコンタクトプラグCL5、CL6とを備える。 (もっと読む)


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