【課題】材料の利用効率を向上させ、かつ、作製工程を簡略化して作製可能な表示装置及びその作製技術を提供することを目的とする。
【解決手段】光吸収層を形成し、光吸収層上に絶縁層を形成し、光吸収層及び絶縁層に選択的にレーザ光を照射し、光吸収層の照射領域及び絶縁層の照射領域を除去し光吸収層及び絶縁層に開口を形成し、開口に光吸収層と接するように導電膜を形成する。露出した光吸収層と接するように開口に導電膜を形成することによって、光吸収層及び導電膜は絶縁層を介して電気的に接続することができる。 （もっと読む）

【課題】材料の利用効率を向上させ、かつ、作製工程を簡略化して作製可能な表示装置及びその作製技術を提供することを目的とする。
【解決手段】光吸収層を形成し、光吸収層上に絶縁層を形成し、光吸収層及び絶縁層に選択的にレーザ光を照射し、絶縁層の照射領域を除去し絶縁層に開口を形成し、開口に光吸収層と接するように導電膜を形成する。露出した光吸収層と接するように開口に導電膜を形成することによって、光吸収層及び導電膜は絶縁層を介して電気的に接続することができる。 （もっと読む）

【課題】材料の利用効率を向上させ、かつ、作製工程を簡略化して作製可能な表示装置及びその作製技術を提供することを目的とする。
【解決手段】光吸収層を形成し、光吸収層上に絶縁層を形成し、光吸収層及び絶縁層に選択的にレーザ光を照射し、絶縁層の照射領域を除去し絶縁層に第１の開口を形成し、第１の開口を有する絶縁層をマスクとして光吸収層を選択的に除去し、絶縁層及び光吸収層に第２の開口を形成し、第２の開口に光吸収層と接するように導電膜を形成する。露出した光吸収層と接するように第２の開口に導電膜を形成することによって、光吸収層及び導電膜は絶縁層を介して電気的に接続することができる。 （もっと読む）

【課題】低比誘電率の熱ビアを提供し、もって層間絶縁の低誘電率化と高熱伝導率化を同時に実現することができる多層配線基板および半導体装置を提供する。
【解決手段】多層配線構造の第１の配線層１０１と第２の配線層１０２との間に比誘電率が平均して２．５以下の気体または絶縁物を介在させるとともに、第１の配線層１０１における配線と第２の配線層１０２における配線との間に所望の導電接続体を設け、さらに第１の配線層１０１における所定の配線と第２の配線層１０２における所定の配線との間に比誘電率が５以下の絶縁物熱伝導体を設ける。 （もっと読む）

【課題】材料の利用効率を向上させ、かつ、作製工程を簡略化して作製可能な表示装置及びその作製技術を提供することを目的とする。また、それらの表示装置を構成する配線等のパターンを、所望の形状で制御性よく形成できる技術を提供することも目的とする。
【解決手段】導電層を形成する際、形成したいパターンの外側（パターンの輪郭、端部に相当する）に液状の導電性材料を含む組成物を付着させ、枠状の第１の導電層（又は絶縁層）を形成する。枠状の第１の導電層の内側の空間を充填するように、液状の第２の導電性材料を含む組成物を付着させ第２の導電層を形成する。第１の導電層及び第２の導電層は接して形成され、第２の導電層の周囲を囲むように第１の導電層が形成されるので、第１の導電層及び第２の導電層は連続した一つの導電層として用いることができる。 （もっと読む）

【課題】材料の利用効率を向上させ、かつ、作製工程を簡略化して作製可能な表示装置及びその作製技術を提供することを目的とする。また、それらの表示装置を構成する配線等のパターンを、所望の形状で制御性よく形成できる技術を提供することも目的とする。
【解決手段】マスク層を形成する際、形成したいパターンの外側（パターンの輪郭、端部に相当する）に液状のマスク層形成材料を含む組成物を付着させ、枠状の第１のマスク層を形成する。枠状の第１のマスク層の内側の空間を充填するように、液状の第２のマスク層形成材料を含む組成物を付着させ第２のマスク層を形成する。第１のマスク層及び第２のマスク層は接して形成され、第２のマスク層の周囲を囲むように第１のマスク層が形成されるので、第１のマスク層及び第２のマスク層は連続した一つのマスク層として用いることができる。 （もっと読む）

【課題】 本発明は、同一基板上に同時に異なるＬＤＤ構造を有する生産性の高いＴＦＴの作製方法およびその構造を提供することを目的としている。即ち、本発明はＴＦＴの新規な構造と生産性の高い製造工程を提供するものである。
【解決手段】 耐熱性の高いＴａ膜またはＴａを主成分とする膜を配線材料に用い、さらに保護層で覆うことで、高温（４００〜７００℃）での加熱処理を施すことが可能となり、且つ保護層をエッチングストッパーとして用いることで周辺駆動回路部においては、サイドウォール１２６を用いた自己整合プロセス（セルフアライン）によるＬＤＤ構造を備えたＴＦＴを配置する一方、画素マトリクス部においては、絶縁物１２５を用いた非自己整合プロセス（ノンセルフアライン）によるＬＤＤ構造を備えたＴＦＴを配置する （もっと読む）

【課題】高集積化、微細加工化等の技術が今後進展した場合であっても、消費電力を低く抑えることのできるＤＲＡＭ等の半導体装置およびその製造方法を提供すること。
【解決手段】半導体基板１と、前記半導体基板１に形成されたトランジスタ１００と、前記トランジスタ１００と電気的に接続されている容量コンタクトである第一の電気素子３と、前記第一の電気素子と電気的に接続されている容量素子である第二の電気素子４００と、を有する半導体装置であって、 前記第一の電気素子３と前記第二の電気素子４００とは、前記第一の電気素子３と前記第二の電気素子４００との双方を通る前記半導体基板表面と平行な平面aーa、bーbが少なくとも二つ存在する様に接続されていることを特徴とする半導体装置。 （もっと読む）

【課題】犠牲層残渣の発生や配線細りなどの不具合を抑制する、エアギャップ構造を有する半導体装置の製造方法を提供する。
【解決手段】基板１上に複数の配線を形成する半導体装置の製造方法であって、基板１上に、複数の配線と、複数の配線に対して選択してエッチングできる金属からなり、複数の配線の間隙に埋め込まれている犠牲層とを形成する工程と、犠牲層を複数の配線に対して選択比を有するエッチングにより除去して、複数の配線の間隙にエアギャップ構造を形成する工程とを有する。 （もっと読む）

【課題】高い信頼性を有する半導体装置と、当該半導体装置を歩留まり良く製造する方法とを提供する。
【解決手段】半導体装置の製造方法は、第１の層間絶縁膜１に埋め込まれ、上面に第１のキャップメタル６が設けられた配線材料膜５を形成する工程（ａ）と、配線材料膜５の上方に設けられた第２の層間絶縁膜８に溝１０およびビアホール９を形成する工程（ｂ）と、溝１０およびビアホール９の内面にバリアメタル１１を形成する工程（ｃ）と、ビアホール９の底部に位置するバリアメタル１１の部分と配線材料膜５および第１のキャップメタル６の一部とを除去する工程（ｄ）と、配線材料膜５の上面に第２のキャップメタル２１を形成する工程（ｆ）とを備える。配線材料膜５の上面に酸素との結合力が強い金属の酸化膜が形成される場合でも、当該金属の酸化物は工程（ｄ）で除去できる。 （もっと読む）

【課題】ＤＲＡＭメモリセル形成時の熱処理による負荷を低減させ、メモリセルおよびこれと同一基板上に形成されるＭＩＳＦＥＴの特性を向上させる。
【解決手段】メモリセル形成領域に、情報転送用ＭＩＳＦＥＴＱｓとキャパシタＣからなるメモリセルが形成され、論理回路形成領域に、論理回路を構成するｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐとが形成される半導体集積回路装置の、キャパシタＣが形成される酸化シリコン膜４１を、４５０℃〜７００℃の温度で、プラズマＣＶＤ法を用いて形成する。その結果、酸化シリコン膜４１からの脱ガス量を低減でき、脱ガスによってキャパシタＣの下部電極４３を構成するシリコン膜表面のシリコン粒の成長が阻害されず、容量を大きくすることができ、また、酸化シリコン膜４１の成膜後に、水分等を除去するための熱処理工程を省くことができ、ＭＩＳＦＥＴの特性の劣化を防止することができる。 （もっと読む）

【課題】本発明は、空隙を含む複数レベルの相互接続構造及びその製造方法を提供する。
【解決手段】空隙を含む複数レベルの相互接続構造は、散在したライン・レベル及びビア・レベルの集合を含み、ビア・レベルは、１つ以上の誘電体層に埋め込まれた導電性ビアを含み、ビア・レベルの誘電体層は、隣接レベルのライン機構の上下に位置する固体であり、ライン機構の間でミシン目が入れられている。ライン・レベルは導電性ラインと、空隙を含む誘電体とを含む。導電性接点を含み、有孔誘電体層内に充填することによって形成された固体誘電性ブリッジ層は、散在したライン及びビア・レベルの集合上に配置されている。 （もっと読む）

【課題】製造コストの低減に寄与する製造方法を提供する。
【解決手段】基板１８上に設けられたバンク３４によって区画されたパターン形成領域に
、機能液を配置して膜パターンを形成する。基板１８上に第１のバンク形成材料を配置し
て第１バンク層３５を形成する工程と、第１バンク層３５上に第２バンク層３６を形成す
る工程とを有する。第１のバンク形成材料は有機材料であり、第２バンク層３６は第１バ
ンク層３５を被覆するフッ素系の樹脂材料からなる。 （もっと読む）

【課題】バイポーラトランジスタにおける高利得化および低雑音化を同時に実現できる技術を提供する。
【解決手段】ベースパッド３１およびコレクタパッド３２の下部にエミッタ（基準（接地）電位）と電気的に接続された配線２４が設けられた基板シールド構造とすることにより、ベースパッド３１およびコレクタパッド３２と配線２４との間では容量が設けられた構造として電力消費をなくし、基板１からの熱雑音は、配線２４を介して基準（接地）電位へと逃がし、ベースパッド３１およびコレクタパッド３２へは届かないようにする。 （もっと読む）

【課題】ＳＲＡＭのメモリセルの蓄積ノード容量を増やしてソフトエラー耐性を向上させる。
【解決手段】６個のＭＩＳＦＥＴでメモリセルを構成した完全ＣＭＯＳ型のＳＲＡＭにおいて、メモリセルの駆動用ＭＩＳＦＥＴＱｄ_１,Ｑｄ_２、転送用ＭＩＳＦＥＴＱｔ_１,Ｑｔ_２および負荷用ＭＩＳＦＥＴＱｐ_１,Ｑｐ_２のそれぞれのゲート電極を構成する第１導電層の上層に形成した高融点金属シリサイド層でＣＭＯＳインバータの相互の入出力端子間を接続する一対の局所配線Ｌ_１,Ｌ_２を形成し、この局所配線Ｌ_１,Ｌ_２の上層に形成した基準電圧線を局所配線Ｌ_１,Ｌ_２と重なるように配置して蓄積ノード容量素子を形成する。局所配線Ｌ_１,Ｌ_２の一方は、この蓄積ノード容量素子の一方の電極を構成する。 （もっと読む）

【課題】障壁冗長構成要素を有する相互接続構造体と、相互接続構造体を形成する方法とを提供する。
【解決手段】導電性ライン２０の部分の上にバイア拡散障壁３０が存在する。導電性ライン２０の上で障壁３０がない部分に存在する導電性材料５４は、導電性ライン拡散障壁２２とバイア拡散障壁３０との間の電気的経路を提供する。従って、導電性材料５４、導電性ライン拡散障壁２２およびバイア拡散障壁３０を用いて、内部障壁冗長構成要素が形成される。障壁冗長構成要素によって提供されるこの電気的経路によって、バイア底部のＥＭ不良から生じる突然の回路開放を回避することができる。従って、監視デバイスによってＥＭ不良が検出された後、チップ交換またはシステム操作調節のために十分な時間を提供する障壁冗長構成要素が相互接続構造体に提供される。 （もっと読む）

【課題】プロービング時にもクラックが発生しにくいパッド構造を持つ半導体装置を提供する。
【解決手段】半導体基板の上に形成された第１の絶縁膜に凹部が形成されている。凹部内に導電部材が充填されている。第１の絶縁膜及び導電部材の上に第２の絶縁膜が形成されている。凹部の上方の、第２の絶縁膜の表面上にパッドが形成されている。平面視において、凹部の外周線よりも内側に、凹部の底面から突出し、絶縁材料で形成された複数のピラーが配置されている。ピラーの各々の平面形状は、角部に曲率半径０．２μｍよりも大きな丸みを付した多角形である第１の形状、９０°よりも大きな内角のみからなる多角形である第２の形状、曲率半径０．２μｍ以上の湾曲部のみからなる曲線で囲まれた第３の形状、及び該第１〜第３の図形の外周線の一部同士を滑らかに接続した連続線で囲まれた第４の形状のいずれかである。 （もっと読む）

【課題】ラッチアップ防止用のガードリングにシリサイドを形成しつつ、ＥＳＤサージによってそのガードリングが破壊されないようにする。
【解決手段】ラッチアップ防止用の第２ガードリング７１の表面において、トランジスタ形成領域２０と対向する側には幅Ｗ３だけシリサイドを形成しない構造とする。 （もっと読む）

【課題】絶縁膜の誘電率を上昇させるダメージを受けた領域の除去量を適正化することで除去領域への絶縁膜の埋め込み性を改善するとともに配線間の絶縁膜の低誘電率化を図って、配線信頼性の向上を図る。
【解決手段】基板上に第１絶縁膜１１を形成した後に前記第１絶縁膜１１に対して選択的にエッチングされる犠牲膜１２を形成する工程と、前記犠牲膜１２と前記第１絶縁膜１１に凹部（第１配線溝１３）を形成する工程と、前記第１配線溝１３内にバリア膜１４を介して導電体（第１配線１６）を形成する工程と、前記犠牲膜１２を前記第１絶縁膜１１に対して選択的にエッチングして除去する工程と、前記犠牲膜の除去領域１７を埋め込むように前記第１絶縁膜１１上に第２絶縁膜１８を形成する工程とを有することを特徴とする。 （もっと読む）

【課題】エアギャップ構造において酸化に起因する配線信頼性劣化を抑制することができる半導体装置およびその製造方法を提供する。
【解決手段】本実施形態に係る半導体装置は、基板１上に形成された第１配線５と、第１配線５の上層に形成され、第１配線５との間にエアギャップ２０を介在させて配置された第２配線１６と、エアギャップ２０内に形成され、第１配線５と第２配線１６とを接続するカーボンナノチューブ１１とを有する。 （もっと読む）