【課題】AlCuプロセスのCMOSイメージセンサーの大ビアボンディングパッドのアプリケーションを提供する。
【解決手段】集積回路は、ボンディングパッド領域と非ボンディングパッド領域とを有する基板からなる。“大ビア”と称される相対して大きいビアが、ボンディング領域の基板上に形成される。大ビアは、基板向きの上面図にて、第一寸法を有する。集積回路は、非ボンディング領域の基板上に形成された複数のビアも有する。複数のビアは、それぞれ、上面図にて、第二寸法を有し、第二寸法は、第一寸法より相当小さい。 （もっと読む）

【課題】
太幅配線の添加元素を細幅配線の添加元素とは独立に制御する。
【解決手段】
層間絶縁膜に、第１の幅を有する第１の配線溝および第１の幅より広い第２の幅を有する第２の配線溝を形成し、第１の配線溝および第２の配線溝内に、第１の添加元素を含む第１のシード層を形成し、第１のシード層上に第１の銅層を形成し、第１の配線溝内の第１の銅層および第１のシード層を残存させつつ、第２の配線溝内の第１の銅層および第１のシード層を除去し、その後、第２の配線溝内に、第２の添加元素を含む又は添加元素を含まない第２のシード層を形成し、第２のシード層の上に第２の銅層を形成する。 （もっと読む）

【課題】 サブリソグラフィ・ピッチの構造体とリソグラフィ・ピッチの構造体との相互接続を形成する。
【解決手段】 サブリソグラフィ・ピッチを有する複数の導電線をリソグラフィでパターン形成し、複数の導電線の縦方向から４５度より小さい角度の線に沿って切断することができる。代わって、ホモポリマーと混合した共重合体を陥凹エリア内に入れて自己整合し、一定幅領域内にサブリソグラフィ・ピッチを有し、台形領域で隣接線間にリソグラフィ寸法を有する複数の導電線を形成することができる。さらに代わって、サブリソグラフィ・ピッチを有する第１の複数の導電線と、リソグラフィ・ピッチを有する第２の複数の導電線は、同じレベルでまたは異なるレベルで形成することができる。 （もっと読む）

【課題】表示装置の高精細化に伴い、画素数が増加し、ゲート線数、及び信号線数が増加する。ゲート線数、及び信号線数が増加すると、それらを駆動するための駆動回路を有するＩＣチップをボンディング等により実装することが困難となり、製造コストが増大するという問題がある。
【解決手段】同一基板上に画素部と、画素部を駆動する駆動回路とを有し、画素部に酸化物半導体を用いた薄膜トランジスタを用い、さらに駆動回路の少なくとも一部の回路も酸化物半導体を用いた薄膜トランジスタで構成する。同一基板上に画素部に加え、駆動回路を設けることによって製造コストを低減する。 （もっと読む）

【課題】疎水化のために配線層間絶縁膜の表面に形成する層をできるだけ薄くし、且つ、Ｃｕ配線上に支障なくキャップメタルを成膜できるようにする。
【解決手段】配線層間絶縁膜（第１の配線層間絶縁膜３）に配線形成用溝（第１層配線形成用溝２１）を形成する。配線形成用溝内にＣｕ配線（第１層配線４）を形成し、Ｃｕ配線の構成材料のうち配線形成用溝以外の箇所に形成された部分を除去する。Ｃｕ配線上及び配線層間絶縁膜上にＳｉ−Ｏ、Ｃ−Ｏ、Ｓｉ−ＣＨ_３、Ｓｉ−Ｈ、Ｓｉ−Ｃ及びＣ−Ｈのうちの少なくとも何れか１つの結合を含む絶縁膜層（第１の有機ポリマー層６）を形成する。Ｃｕ配線上の絶縁膜層を選択的に除去し、Ｃｕ配線上にキャップメタル（第１のキャップメタル５）を選択的に形成する。 （もっと読む）

【課題】露光によるフォトレジスト膜のパターニングに際し、下地層からの反射光を抑制することができ、かつ、製造コストが抑えられる半導体装置の製造方法を提供する。
【解決手段】半導体基板２上の第１層間絶縁膜３に第１導電層７を形成する工程と、第１導電層７上にストッパー膜８を形成する工程と、ストッパー膜８上にビアホール１４が形成された第２層間絶縁膜９を形成する工程と、染料が含有されているフォトレジスト膜を、前記ビアホール内に埋め込むとともに、第２層間絶縁膜９上に形成する工程と、フォトレジスト膜に配線パターンを形成する工程と、配線パターンが形成されたフォトレジスト膜をマスクとして、第２層間絶縁膜９をエッチングして、第２溝部１８を形成する工程と、ビアホール１４内及び第２溝部１８内に第２導電層２０を形成する工程と、を備えることを特徴とする。 （もっと読む）

【課題】半導体装置とその製造方法においてSRAMのセルサイズを縮小することを目的とする。
【解決手段】メモリセルCの活性領域３１ａ、３１ｂが画定されたシリコン基板３１と、素子分離絶縁膜３２上に形成され、第１の方向に延在するゲート電極３５と、シリコン基板３１とゲート電極３５の上に形成された第１の絶縁膜４２と、第１の絶縁膜４２を貫通し、ゲート電極３５と第１の活性領域３１ａに重なり、第１の方向に直交する第２の方向に延在する第１の銅プラグ４５ａと、第２の活性領域３５ｂ上の第１の絶縁膜４２を貫通する第２の銅プラグ４５ｂと、第１の絶縁膜４２上に形成された第２の絶縁膜４４と、第２の絶縁膜４４に埋め込まれ、第１の銅プラグ４５ａの側面４５ｘから第２の延在方向に後退して形成され、第１の銅プラグ４５ａの上面の一部のみを覆う銅配線４８ａとを有する半導体装置による。 （もっと読む）

【課題】 ビア開口部の底部にガウジング構造部を含む相互接続構造体、及びその形成方法を提供する。
【解決手段】 本発明の方法は、ビア開口部の上に配置されるライン開口部内の堆積されたトレンチ拡散バリアの被覆率に影響を与えず、及び／又は、ビア開口部及びライン開口部を含む相互接続誘電体材料内にスパッタリングを行なうことによりビア開口部の底部にガウジング構造部を生成することに起因する損傷を生じさせない。こうした相互接続構造体は、最初に相互接続誘電体内にライン開口部を形成し、その後、ビア開口部、次いでガウジング構造部を形成することによって、ビア開口部の底部内にガウジング構造部を提供することにより達成される。 （もっと読む）

【課題】 半導体デバイスに電力を提供する電力グリッド構造体及びその製造方法を提供する。
【解決手段】 本発明の一実施形態は、誘電体層の内部に形成された第１の導電性材料のスタッドと、底部及び側壁を有する第２の導電性材料のビアであって、底部及び側壁は導電性ライナで覆われ、底部はスタッドの直接上に形成され、かつ、導電性ライナを通してビアと接触した状態にある、ビアと、ビアの側壁において導電性ライナを通してビアに接続する第３の導電性材料の１つ又は複数の導電性パスとを含むことができる半導体構造体を提供する。半導体構造体を製造する方法も提供される。 （もっと読む）

【課題】良質な配線構造、及びその形成方法を提供する。
【解決手段】第１の導電材及び第１の絶縁層を有する第１の配線層と、前記第１の絶縁層上の第２の配線層とを備え、前記第２の配線層は第２の絶縁層と、ヴィア及びトレンチを有する開口部とを有し、前記開口部は、第２の導電材と、前記第２の導電材と、前記第２の絶縁層との間の２層以上のバリア層とを有し、前記第２の導電材は、前記第１の導電材と電気的に接続され、前記２層以上のバリア層は、前記開口内の前記第２の絶縁層と第１のバリア層とが接触し、且つ前記第１のバリア層とＭｎＯ_ｘ含有バリア層とが接触する領域と、前記第２の絶縁層と前記ＭｎＯ_ｘ含有バリア層が接触する領域とを有する。 （もっと読む）

【課題】半導体装置の外部端子に加わる外力により外部端子下の絶縁膜にクラックが生じるのを抑制または防止する。
【解決手段】シリコン基板１の主面ｓ１上に形成された配線層のうちの最上の配線層ＭＨは、アルミニウムからなる導体パターン３によって形成されたパッドＰＤ１を有し、パッドＰＤ１の下面には、下層から順に積層された第１バリア導体膜ｂｍ１および第２バリア導体膜ｂｍ２からなるバリア導体膜ＢＭａが配置されている。最上の配線層ＭＨの一つ下の第５配線層Ｍ５のうち、パッドＰＤ１のプローブ接触領域ＰＡと平面的に重なる領域には導体パターン３は配置されていない。また、第１バリア導体膜ｂｍ１はチタン、第２バリア導体膜ｂｍ２は窒化チタンをそれぞれ主体とする導体膜であり、第１バリア導体膜ｂｍ１の方が、第２バリア導体膜ｂｍ２よりも厚く形成されている。 （もっと読む）

【課題】信頼性の高い半導体装置およびその製造方法を提供すること。
【解決手段】半導体基板と、半導体基板の第１面側に形成された半導体素子と、半導体基板の第１面側に形成されて半導体素子と電気的に接続された配線を有する配線層と、半導体基板の第１面側に形成された電極パッド部と、半導体基板の第１面からその反対側の第２面まで貫通する貫通孔内に形成された貫通電極とを備え、前記電極パッド部は、半導体基板の第１面に部分的に積層された単一導電層と、単一導電層に積層された混成導電層とを有し、前記単一導電層は、貫通電極と電気的に接続する導電領域部からなり、前記混成導電層は、単一導電層と前記配線とを電気的に接続する導電領域部と、単一導電層と配線とを電気的に絶縁する絶縁領域部とが混成されてなる半導体装置。 （もっと読む）

【課題】実効誘電率を低減させて、高速かつ消費電力の低い半導体装置を実現する。
【解決手段】本発明の半導体装置は、基板と、基板上に形成された層間絶縁膜５１、５２と、層間絶縁膜５１、５２に埋め込まれたＣｕ配線１と、Ｃｕ配線１上に形成された第二のバリア絶縁膜４と、を有する。第二のバリア絶縁膜４は、炭素二重結合、アモルファスカーボン構造及び窒素を含む有機シリカ膜である。 （もっと読む）

【課題】リーク電流の増加と絶縁耐圧の劣化を抑制し、かつ配線容量の増加を抑制する、信頼性の高い半導体装置を提供する。
【解決手段】半導体基板１上の層間絶縁膜１１，１３に、第２の配線溝２０内の第２の銅配線２４、および第２の配線溝２０に接続したビアホール１５内のプラグとを設ける。ビアホール１５の側壁に設けられた第１のサイドウォール１７および第２のサイドウォール２２と、第２の配線溝２０の側壁に設けられた第２のサイドウォール２２とを備える。これによりビアホール１５のサイドウォールの膜厚を、第２の配線溝２０のサイドウォールの膜厚より厚くする。 （もっと読む）

【課題】バリアメタルの被覆性を向上させる。
【解決手段】本発明の半導体装置は、キャップ絶縁膜１ｄ上に形成された絶縁膜と、絶縁膜に形成された配線溝と、配線溝の底面に形成されたビア孔と、少なくともビア孔の側壁を覆うバリアメタル膜と、を有する。ビア孔は、径が異なる複数の孔から構成されており、複数の孔は、下に向けて径が小さくなるように深さ方向に接続し、複数の孔の接続部にキャップ絶縁膜に対してほぼ平行な面を有する。 （もっと読む）

【課題】半導体装置の外部からの水分がパッド上の開口部に浸入した場合でも、開口部の側面に露出している窒化チタン膜が酸化チタン膜に変化することを抑制することができ、半導体装置の信頼性を向上できる技術を提供する。また、パッドの表面保護膜にクラックが発生することを抑制し、半導体装置の信頼性を向上できる技術を提供する。
【解決手段】開口部ＯＰ２の径を開口部ＯＰ１の径よりも小さくし、かつ、開口部ＯＰ２を開口部ＯＰ１に内包されるように形成する。これにより、開口部ＯＰ１の側面に露出する反射防止膜ＡＲの側面を、開口部ＯＰ２を形成している表面保護膜ＰＡＳ２で覆うことができる。この結果、反射防止膜ＡＲの側面を露出することなく、パッドＰＤを形成することができる。 （もっと読む）

【課題】 ポリマの指向性自己組織化を利用するサブリソグラフィ構造の形成方法を提供する。
【解決手段】 ブロック・コポリマの自己組織化を含む方法であって、目標とするＣＤ（限界寸法）を有する開口部（１つ又は複数の基板内の）から開始して、ホールを規則的な配列又は任意の配列に形成する方法を説明する。重要なことに、形成されたホールの平均直径の百分率ばらつきは、最初の開口部の平均直径の百分率ばらつきより小さくなる。形成されたホール（又はビア）を下層の基板に転写することができ、次にこれらのホールを金属導体のような材料で埋め戻すことができる。本発明の好ましい態様は、２２ｎｍ以下の技術ノードにおいても、より狭いピッチ及びより優れたＣＤの均一性を有するビアの作成を可能にする。 （もっと読む）

【課題】コンタクトエッチングの加工精度を上げて、精度良くコンタクトホールが形成されたＴＦＴ基板及び、そのＴＦＴ基板を工程が煩雑にならずに製造コストが抑制可能なＴＦＴ基板の製造方法を提供する。
【解決手段】厚膜レジスト部２１と厚膜レジスト部よりも厚みの薄い薄膜レジスト部２２と、開口部２３とからなる膜厚差を有するパターンのレジスト層２０を設け、レジスト層２０の開口部の絶縁膜のエッチングと、レジスト層２０の薄膜レジスト部２２の除去と、薄膜レジスト部２２の下層の絶縁膜のエッチングとを同じエッチング工程で行うことにより、ゲートコンタクトホール８及びシリコンコンタクトホール９を共に形成してＴＦＴ基板１を製造した。 （もっと読む）

【課題】絶縁破壊に至らない微量の電荷の蓄積を抑制した半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１の上に形成された半導体素子１及び保護ダイオード２を備えている。半導体基板１１の上には、半導体素子１及び保護ダイオード２を覆うように第１の層間絶縁膜２２が形成されている。第１の層間絶縁膜２２には、半導体素子１と電気的に接続された第１のプラグ２５と、保護ダイオード２と電気的に接続された第２のプラグ２３、２４とが形成されている。第２のプラグ２３、２４の上面の面積は、第１のプラグ２５の上面の面積よりも大きい。 （もっと読む）

【課題】配線の埋め込み不良及び配線抵抗の上昇を抑えると共に、信頼性を向上した半導体装置を実現できるようにする。
【解決手段】半導体装置は、基板１０１の上に形成された絶縁膜１０５と、絶縁膜１０５中に形成された、銅を含む材料からなる埋め込み配線１１５とを備えている。絶縁膜１０５と埋め込み配線１１５との間には、白金族元素を含む材料からなるバリア膜１１０が形成されている。絶縁膜１０５とバリア膜１１０との間には、絶縁膜１０５よりも密度が高い高密度絶縁膜１０９が形成されている。 （もっと読む）