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Fターム[5F033NN02]の内容

半導体集積回路装置の内部配線 (234,551) | 層間構造の特徴点 (9,232) | コンタクトホールへの穴埋め構造 (6,462) | 介在層を有するもの (6,157)

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積層 (371)
側面 (337)
側面と底面 (2,609)
バリア層を含むもの (2,805)

Fターム[5F033NN02]に分類される特許

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【課題】微細化が可能な半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、上面に、一方向に延び上方に突出した複数本のアクティブエリアが形成された半導体基板と、前記アクティブエリア間のトレンチの下部に埋め込まれた素子分離絶縁体と、第1の絶縁材料からなり、前記素子分離絶縁体の直上域に配置され、下部が前記トレンチ内に配置され、上部が前記アクティブエリアの上端よりも上方に突出した絶縁ブロックと、前記第1の絶縁材料とは異なる第2の絶縁材料からなり、前記半導体基板及び前記絶縁ブロックの上方に設けられた層間絶縁膜と、前記層間絶縁膜内に形成され、下端が前記アクティブエリアの上面に接続されたコンタクトと、を備える。前記コンタクトにおける前記絶縁ブロックの直上域に位置する部分の下面は、前記コンタクトにおける前記アクティブエリアの直上域に位置する部分の下面よりも上方に位置している。 (もっと読む)


【課題】無線通信により交信可能な半導体装置において、個体識別子を容易に付けることができるようにする。また信頼性の高い半導体装置を提供する。
【解決手段】チャネル形成領域と、ソース領域またはドレイン領域を有する島状半導体膜131と、ゲート絶縁膜と、ゲート電極103とを有する薄膜トランジスタと、層間絶縁膜と、層間絶縁膜中に形成され、ソース領域またはドレイン領域の一方に達する複数のコンタクトホールを含む第1のコンタクトホール142と、ソース領域またはドレイン領域の他方に達する第2のコンタクトホール141とを有し、第2のコンタクトホール141の径は、第1のコンタクトホール142に含まれる複数のコンタクトホール142のそれぞれの径より大きく、第1のコンタクトホールの底面積の合計と、第2のコンタクトホール141の底面積は等しい半導体装置に関する。 (もっと読む)


【課題】貫通孔内に形成された導電層に加わる応力を抑制できるとともに、導電層からの効果的な放熱も促すことができる貫通配線基板、及びこの貫通配線基板の製造方法を提供する。
【解決手段】半導体基板11(基板)の一方の面11aに配された電極層12と、電極層12の少なくとも一部が露呈するように半導体基板11内に開けられた貫通孔20と、貫通孔20の内側面20aを覆い、電極層12の少なくとも一部が露呈するように配された第一絶縁層15と、第一絶縁層15を介して、貫通孔20の内側面20a及び電極層12の露呈部を覆うように配され、電極層12と電気的に接続された導電層5と、導電層5を覆うように配された第二絶縁層16と、を少なくとも備えてなる貫通配線基板10であって、第二絶縁層16は、導電層5の表面形状に沿って形成されていることを特徴とする。 (もっと読む)


【課題】TATの短縮及び製造コストの低下を図る。
【解決手段】実施形態に係わる半導体装置の製造方法は、下地層上にピラーを形成する工程と、GCIB法を用いて、下地層上に、ピラーを覆い、かつ、上面の最も低い部分がピラーの上面よりも下にある絶縁層を形成する工程と、CMP法を用いて、絶縁層及びピラーを、絶縁層の上面の最も低い部分まで研磨する工程とを備える。 (もっと読む)


【課題】 金属部材の表面に、再現性よくバリア膜を形成する技術が望まれている。
【解決手段】 基板の上に、下部バリア膜を形成する。下部バリア膜の上にシード膜を形成する。シード膜の一部の領域上に、導電部材を形成する。導電部材をエッチングマスクとして、シード膜をエッチングし、導電部材の形成されていない領域において、下部バリア膜を露出させる。下部バリア膜の表面には堆積しない条件で、導電部材の表面に選択的に上部バリア膜を成長させる。上部バリア膜をエッチングマスクとして、下部バリア膜をエッチングする。 (もっと読む)


【課題】ビア配孔内に形成したカーボンナノチューブを埋め込む埋め込み膜が基板に均一に形成されないため基板の平坦化処理工程において層間絶縁膜が不均一に研磨されて、下層配線と上部電極がビア配線以外で電気的につながってしまう場合が発生する。
【解決手段】半導体基板における層間絶縁膜内のビアホール内にカーボンナノチューブを形成した後、基板全体をフッ化処理することにより、カーボンナノチューブが存在するビアホールにのみ埋め込み膜が形成され、その後に基板全体の平坦化処理のために基板を研磨する工程において、層間絶縁膜が局所的に研磨されることを防止する。 (もっと読む)


【課題】工程時間を短縮し、平坦度(又は、ボンディングの均一性)を高め、絶縁層(絶縁基板)とチップとの間の接着力が向上したパッケージおよびその製造方法を提供することを目的とする。
【解決手段】本発明のパッケージは、パターニング層上に形成された第1導電層と、前記パターニング層上に前記第1導電層を埋め込むように形成された絶縁層と、前記絶縁層の外面に形成された第2導電層と、前記第1導電層と第2導電層とを電気的に接続するように前記絶縁層の内部に形成された第3導電層とを含むことを特徴とする。 (もっと読む)


【課題】グラフェンのバリスティック伝導性を利用した低抵抗配線を備え、配線と配線接続部材の接続部分の構成の複雑化を抑えた半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置100は、基板と、基板の上方に設けられ、積層された複数のグラフェンナノリボンシート122からなるグラフェンナノリボン層121を含む下層配線12と、複数のグラフェンナノリボンシート122の少なくとも1枚を貫通し、下層配線12と上層配線13とを接続するビア14およびバリアメタル15と、を有する。 (もっと読む)


【課題】同一の半導体基板上に容量素子を備えたメモリ回路部と論理回路部を有する半導体集積回路装置において、論理回路部のみからなる半導体集積回路装置と完全互換の配線設計パラメーターを確保し、かつ微細化が進んでもセル容量を確保する。
【解決手段】容量素子を備えたメモリ回路部と論理回路部を同一の半導体基板上に有する半導体集積回路装置において、論理回路部に形成される多層配線を絶縁分離する層間絶縁膜の少なくとも複数の配線層にまたがる領域に該容量素子を埋め込むことで、該容量素子の接続に必要な配線をすべて論理回路部の多層配線で構成することにより、論理回路部の設計パラメーターを、該メモリ回路部を有しない半導体集積回路装置と完全に同一とする。また多層配線の複数層に渡るように該容量素子を配置させることで該容量素子の高さを確保し、スケーリングが進んでも必要な容量値を確保する。 (もっと読む)


【課題】 半導体装置及びその製造方法に関し、埋込導体構造の密着性とCu拡散防止能を両立する。
【解決手段】 半導体基板上に設けた絶縁膜に設けた埋込導体用の凹部内に埋め込まれたCuまたはCuを最大成分とする合金からなるCu系埋込導体層と、前記凹部に露出する前記絶縁膜との間にCoを最大成分とするとともに、少なくともMn、O及びCを含むCoMn系合金層を設ける。 (もっと読む)


【課題】コンタクトプラグの断面に占めるバリア層の割合が比較的小さい半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、基板101と、基板中に形成され、基板の表面に平行な第1方向に沿って交互に設けられた素子分離層及び活性層111,112と、素子分離層及び活性層上に形成され、個々の活性層上に、個々のコンタクトプラグ用の穴を有する層間絶縁膜121と、上記穴の内部に露出した活性層の上面、及び上記穴の上記第1方向に垂直な2つの側面のうちの片側の側面に形成されたバリア層131と、上記穴の内部のバリア層上に形成されたプラグ材層132とを備える。 (もっと読む)


【課題】 高アスペクト比の貫通電極を有する半導体装置を低温プロセスによって製造する。
【解決手段】 半導体基板1の表面側に配置された第1の電極3と裏面側の第2の電極6は、接続孔4に充填された導電物7と、接続孔4内に延在する第2の電極6の延在部6aとによって電気的に接続される。接続孔4が高アスペクト比であっても、第2の電極6を接続孔4の底部まで形成する代わりに導電物7を用いることで、低温プロセスによる成膜が可能となる。 (もっと読む)


【課題】接続ブロックを用いたCNTによる横配線を有する電子デバイスであって、接続ブロックとカーボンナノチューブの接続を良好にすること。
【解決手段】側面に第1の面を有する導電性の第1の接続ブロック13aと、第1の面に対向する第2の面を有する第2の接続ブロックと、第1の面上に形成される触媒金属微粒子17a、触媒薄膜のいずれかを有する触媒領域17と、第2の接続ブロックの第2の面上に形成される炭素吸収金属18a、18bを有する炭素元素円筒型構造体吸収領域兼成長阻止領域18と、触媒領域17から炭素元素円筒型構造体吸収領域兼成長阻止領域18に伸びて第1の接続ブロック13aと第2の接続ブロック13bを電気的に接続する炭素元素円筒型構造体19bとを有する。 (もっと読む)


【課題】貫通孔の内側面に配線として機能する導電層を配し、その上を覆うように樹脂からなる絶縁層を設けてなる構成を備え、貫通孔の内側面に影響する応力を小さく抑えることが可能な、貫通配線基板を提供する。
【解決手段】本発明の貫通配線基板10は、一方の面11aから他方の面11bに向かう貫通孔αを備えた半導体からなる基板11、前記基板の一方の面を覆う第一絶縁層12、前記貫通孔の内側面11cと前記基板の他方の面を覆う第三絶縁層15、前記貫通孔の内側面及び前記基板の一方の面にある電極層13の露呈部を覆うように配され、前記電極層と電気的に接続された導電層16、及び、前記導電層を覆うように配された第四絶縁層17、を少なくとも備えてなる貫通配線基板10であって、、第四絶縁層のヤング率は0.5GPa以下であることを特徴とする。 (もっと読む)


【課題】 配線形成方法及び半導体装置に関し、ケミカルメカニズムとメカニカルメカニズムの少なくとも一方の要素を強化してCu研磨レートを向上させる。
【解決手段】 化学的機械的に研磨して埋込配線7を形成する際に、研磨されるCuまたはCuを主成分とするCu合金からなるCu系導電材料3或いは研磨剤6の少なくとも一方に研磨速度を向上させる効果をもたらす物質4を含有させる。 (もっと読む)


【課題】 電子デバイス及びその製造方法に関し、カーボンナノチューブの特性を生かすとともに、よりに良好な電気伝導特性をもつ配線構造を提供する。
【解決手段】 カーボンナノチューブ束3の間隙を重合フラーレン6で埋め込んだカーボンベース配線を設ける。 (もっと読む)


【課題】 銅と銅以外の異種材料を使用した配線とプラグ等の配線導電体間において、銅の拡散を効果的に防止することにより、信頼性を向上した半導体装置を提供することを目的とする。
【解決手段】 半導体基板上の第一の層間絶縁層100内に形成されたタングステンプラグ101aと、タングステンプラグ101a上に形成された導電性かつ薄膜のコバルト含有キャップ膜103と、第一の層間絶縁層100の上層層間絶縁層である第二の層間絶縁層104内において、タングステンプラグ101a上にキャップ膜103を介して形成された銅配線105aを備える。 (もっと読む)


【課題】貫通電極の形成に時間を要さず、貫通電極内でのボイドの発生を抑制できる半導体装置、およびこの半導体装置の製造方法を提供すること。
【解決手段】半導体装置1は、孔111が形成された絶縁性あるいは半導体の層11と、層11の孔111内に設けられた貫通電極12と、を備える。貫通電極12は、シード層121と、めっき層122と、を備える。シード層121は、孔111の底面111Aを覆う。また、シード層121は、孔111の側面111Bのうち、孔111の開口から、孔111の開口と孔111の底面111Aとの間の所定の位置までの第1の領域を未被覆とし、この第1の領域(未被覆領域)111B1を除いた第二の領域を被覆している。めっき層122は、シード層121と、未被覆領域111B1の少なくとも一部を覆う。 (もっと読む)


【課題】基板に形成されたビアホールに、良好な埋設特性でメッキ法により導電材料を埋設して電子部品を製造する。
【解決手段】基板に形成された複数の貫通穴を塞ぐように設置される導電層を複数の領域に分割し、当該複数の領域の導電層に流れる電流を個別に制御して前記貫通穴に電解メッキ法により導電材料を埋設するメッキ工程と、前記導電材料に接続される導電パターンを形成する導電パターン形成工程と、を有することを特徴とする電子部品の製造方法。 (もっと読む)


【課題】 1.5以上の高アスペクト比である微細ホールに対しても、金属配線膜を埋め込むことができるように、ホールへの金属配線膜の埋め込み性を従来よりも向上させる。
【解決手段】 TiN膜の成膜工程63で、スパッタにより、ホールの内壁に沿ってTiN膜を成膜する。このとき、成膜温度を、従来よりも低温の150℃とすることで、アモルファス構造のTiN膜を形成する。その後、スパッタ工程64、65で、アモルファス構造のTiN膜の表面上にAl合金膜を形成することで、TiN膜を下地とした状態で、Al合金膜をコンタクトホールの内部に埋め込む。このように、Al合金膜の下地となるTiN膜をアモルファス構造にすることで、TiN膜の表面エネルギーを大きくし、TiN膜のAl合金膜に対する濡れ性を従来よりも向上させることができ、ホールへのAl合金膜の埋め込み性を従来よりも向上させることができる。 (もっと読む)


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