【課題】 相互接続層を形成する場合に侵食されることのないコンタクト開口を形成する技術を提供する。
【解決手段】 絶縁層（３４）を貫通するコンタクト開口が真直な側壁部分（４２）とお椀形状側壁部分（４０）とを有するように形成される。お椀形状側壁部分は絶縁層の上部近くであり底部と比較して上部においてコンタクト開口の拡大直径部分を与えている。導電性物質（４６）をコンタクト開口内に形成し下部の導電層（３２）と電気的接触を形成する。この導電性物質は拡大頭部（５２）を有するプラグ（４７）を形成する。この拡大頭部は、存在する場合に、コンタクト開口内のバリア層（４５）が爾後の異方性エッチングによってエッチングされることを防止する。従って、例えばアルミニウム等の電気的相互接続層（４８）がコンタクトプラグの上側に形成される場合に、そのプラグはエッチストップとして作用しコンタクト開口内のバリア層がエッチングされることを防止する。 （もっと読む）

【課題】従来、バリアメタル２０６を敷いてアロイスパイクによる拡散層の突き抜けを抑
えていた。すると、バリアメタル２０６の影響でコンタクト抵抗の上昇によりＰウェル２
０８の電位が上昇し、ＮＭＯＳ１００の閾値変動等が発生する。そこで、アロイスパイク
等の現象の影響を抑え、かつＰウェル２０８の電位を制御しうる半導体装置を提供する。
【解決手段】ＮＭＯＳ１００の幅方向にソース２０５、Ｐ型拡散層３０１を交互に位置す
るように形成し、バリアメタル２０６を、Ｐウェル２０８上で接合を有するソース２０５
上には残し、接合を有さないＰ型拡散層３０１では除去し、両領域を短絡するようアルミ
電極２０７を形成する。接合が形成されているソース２０５はバリアメタル２０６により
アロイスパイクが抑制され、Ｐ型拡散層３０１ではバリアメタルが除去されているためコ
ンタクト抵抗を下げることができ、Ｐ型拡散層３０１の電位が安定化される。 （もっと読む）

【課題】抵抗特性が改善され、信頼性が向上する半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、下部配線１１０、層間絶縁膜１００、２００、拡散防止膜１２０、２４０、上部配線２３０を備えている。層間絶縁膜２００は、下部配線１１０上に形成され、下部配線１１０の上面が露出するビアホール２３０ａを有する。拡散防止膜２４０は、ビアホール２３０ａの両側壁に形成される。上部配線２３０は、ビアホール２３０ａを埋め込み、下部配線１１０と直接接触する。下部配線１１０内にはビアホール２３０ａの延びる方向に拡散防止膜１２０の成分を含む不純物領域１３０が形成される。 （もっと読む）

【課題】隣接する配線間の容量値を低減できるようにする。
【解決手段】ストッパー絶縁膜６がシリコン窒化膜により配線層３の側壁上部３ｂに沿って形成されているため、シリコン窒化膜が配線層３の側壁全面に形成されている構成に比較して隣接する配線層３間の容量値を低減することができる。しかも隣接した配線層３との間の接触不良を抑制できる。 （もっと読む）

【課題】ストレージノードコンタクト（ＳＮＣ）プラグの開口面積を増大させ、ストレージノードとＳＮＣプラグとのＳＡＣフェイルの発生を防止し、低価格の装備を採用できる半導体素子のＳＮＣプラグの形成方法を提供すること。
【解決手段】ランディングプラグコンタクト３５が形成された半導体基板３１上に層間絶縁膜３６、４４を形成するステップと、層間絶縁膜３６、４４上にラインタイプのＳＮＣマスク４５を形成するステップと、ＳＮＣマスク４５をエッチングマスクとして、層間絶縁膜４４を部分エッチングして側壁が拡張された２次ホール４６Ｂを形成するステップと、ホール４６Ｂ下の層間絶縁膜４４、３６をエッチングして、コンタクト３５の表面を露出させる３次ホール４６Ｃを形成するステップと、ホール４６Ｂ、４６ＣからなるＳＮＣホール４６に埋め込まれるＳＮＣプラグ４８を形成するステップとを含む。 （もっと読む）

【課題】ゲート電極における配線抵抗が小さく且つゲート電極とシェアードコンタクトプラグとのコンタクト抵抗が小さい半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１０の上に形成された、フルシリサイド化された第１のゲート配線１９Ａと、第１のゲート配線１９Ａの側面上に形成された第１のサイドウォール２１Ａと、活性領域１２に形成された不純物拡散層１４Ｂとを備えている。半導体基板１０の上に形成された層間絶縁膜３５には、第１のゲート配線１９Ａ及び不純物拡散層１４Ｂと接続されたシェアードコンタクトプラグ２４が形成されている。第１のゲート配線１９Ａは、シェアードコンタクトプラグ２４と接続された部分において、第１のサイドウォール２１Ａから突出した突出部２０Ａを有している。 （もっと読む）

本明細書には、半導体ディバイスのための相互接続構造における
誘電材料（２，１００）に埋設した銅線（３，１０７）の表面にバリア層（６，１１０）を形成する方法を記載する。このバリア層（６，１１０）を、蒸着ステップにより銅線（３，１０７）表面上に選択的に堆積し、また誘電体（２，１００）の表面は、蒸着ステップ中にバリア層の形成を抑止するように蒸着前に表面処理する。
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【課題】半導体装置の層間膜容量、配線間容量の低減及び微細化を図るとともに、半導体製造工数の低減が可能な半導体製造方法を提供する。
【解決手段】第１のレジストによりヴィアパターン７を形成する工程と、少なくとも前記ヴィアパターン７の一部の周囲を充填するように、第１の層間膜６ａを形成する工程と、前記ヴィアパターン７及び前記第1の層間膜６ａ上に、第２のレジストにより配線パターン８を形成する工程と、少なくとも前記配線パターン８の一部の周囲を充填するように、第２の層間膜６ｂを形成する工程と、前記配線パターン及び前記ヴィアパターンを選択的に除去して、デュアルダマシン配線溝を形成する工程と、前記デュアルダマシン配線溝を金属層により充填する工程を備える。 （もっと読む）

【課題】 チャージアップダメージの発生を大幅に抑制することが可能なプラズマ処理方法を提供する。
【解決手段】 真空引き可能になされた処理容器２２内に設けたプラズマ用電極３８に、プラズマ発生用電源から所定の電力を供給してプラズマを生成し、前記処理容器内に収容されている被処理体に対して所定のプラズマ処理を施すようにしたプラズマ処理方法において、前記被処理体に発生するチャージアップ電圧を抑制するために前記プラズマ処理を開始する際に、前記プラズマ用電極へ供給する電力を徐々に増加するように構成する。 （もっと読む）

【課題】相変化メモリ装置における良好な電気特性と良好な熱特性を両立させ、電極や配線の材料選択の自由度も高めて、大規模な相変化メモリ装置の量産を可能とすること。
【解決手段】ヒータ電極１１０と相変化層１１４の接触界面１１２の近傍で発生するジュール熱が、ヒータ電極１１０を介して下方に伝達され、下地の良導電性の金属コンタクトプラグから放熱されることを抑制するために、異種材料コンタクトプラグ１０４（１０６，１０８）を採用する。ヒータ電極１１０に接触する第１の導電材料プラグ１０６は、ヒータ電極１１０の構成材料と同種または同じ金属材料からなり、第２の導電材料プラグ１０８は、接地電位用プラグ１００や接地配線１０２と同種あるいは同じ金属材料からなる。両プラグ１０６，１０８は、共通のコンタクトホール内に積層形成される。 （もっと読む）

【課題】水分および有機物の吸着量の少ないＴＥＯＳ膜を形成する。
【解決手段】ＴＥＯＳおよび酸素（Ｏ_２）を含む混合ガスを反応室５１に供給する工程を有するプラズマＣＶＤ法によって、ステージ５３上に配置された半導体ウエハ１Ｗの主面上にＴＥＯＳ膜を成膜する。反応室５１内に配置されたシャワーヘッド５２の電極には、１３．５６ＭＨｚの高周波電力および３５０ｋＨｚの高周波電力を供給し、酸素とＴＥＯＳとの流量比を、３以上、１０未満とする。このＴＥＯＳ膜の成膜速度が５０ｎｍ／ｍｉｎ以上、１５０ｎｍ／ｍｉｎ以下となるように調整する。 （もっと読む）

【課題】バリア層によって金属間絶縁膜の誘電率が高くなるのを防止して信頼性が向上した半導体素子を提供する。
【解決手段】本発明による半導体素子は、ソース／ドレーン領域を有する半導体基板、前記半導体基板上に形成されたゲート電極、前記半導体基板上に形成されて，第１ダマシンパターンを有する第１のＩＭＤ、前記ダマシンパターン内に形成される第１バリア層、前記第１バリア層上に形成される第１金属配線、前記第１ダマシンパターン内に形成される第１メタルキャップ層、が含まれる。 （もっと読む）

【課題】ＭＩＳトランジスタを有する半導体装置において、微細化及び製造歩留りの向上を実現する。
【解決手段】半導体装置は、基板１０１上にゲート絶縁膜１０３を介して形成されたゲート電極１１７と、基板１０１におけるゲート電極１１７の両側に形成されたソース領域及びドレイン領域１０７ｂとを有するＭＩＳトランジスタを備え、ゲート電極１１７は金属シリサイドからなり、ソース領域及びドレイン領域１０７ｂの少なくとも一方の上に、金属シリサイドからなる第１のコンタクト電極１１６を備える。 （もっと読む）

【課題】下層導電体と上層導電体とを接続する低抵抗のコンタクトを安定して形成する。
【解決手段】コンタクト孔１７の底部に露出したポリシリコンプラグ１３の表面の自然酸化膜１８を、密着層１９を形成する直前に三フッ化窒素を用いたＲＩＥより除去する。当該ＲＩＥは、エッチング機構が化学的エッチングが支配的となる条件で実施される。このためシリコン酸化膜１５のエッチングが抑制される。したがって、コンタクト孔１７底部にスパッタエッチされたシリコン酸化膜が再付着することが防止され、低抵抗で抵抗ばらつきの小さいコンタクトを安定して製造することが可能となる。 （もっと読む）

【課題】ＦＵＳＩ化されたゲート電極を有する半導体装置においても、ストレッサ膜を有効に形成できるようにして、半導体装置の電気的特性を向上できるようにする。
【解決手段】半導体装置は、半導体基板１の上に形成され、ニッケルによりフルシリサイド化されたフルシリサイドゲート電極２４Ａを有するｎ型ＭＩＳトランジスタ１００Ａと、ニッケルによりフルシリサイド化されたフルシリサイドゲート電極２４Ｂを有するｐ型ＭＩＳトランジスタ１００Ｂとを有している。半導体基板１上には、該半導体基板１におけるフルシリサイドゲート電極２４Ａの下側部分のチャネル領域に応力歪みを生じさせるストレッサ膜である第２の下地絶縁膜１７が、少なくともフルシリサイドゲート電極２４Ａを覆うように形成されている。 （もっと読む）

【課題】下層導電体と上層導電体とを接続する低抵抗のコンタクトを安定して形成する。
【解決手段】コンタクト孔１７が形成されたシリコン酸化膜１５上にチタン膜１９を形成し、当該状態でコンタクト孔１７の底部に露出したポリシリコンプラグ１３の表面の自然酸化膜１８をスパッタエッチングにより除去する。このとき、シリコン絶縁膜１５の上面はチタン膜１９で被覆されているためシリコン酸化膜１５のスパッタエッチングが防止される。したがって、コンタクト孔１７底部にスパッタエッチされたシリコン酸化膜が再付着することが防止され、低抵抗で抵抗ばらつきの小さいコンタクトを安定して製造することが可能となる。 （もっと読む）

電気的に機能しない金属領域（２１２Ｂ、３１２Ｂ）の下方にダミービア（２１３Ｂ、３１３Ｂ）を供給することにより、後続のプロセスにおいて、金属が層間剥離する危険性が著しく低下する。更に、一実施形態では、形成されるメタライゼーション層（３３０）の機械的強度は、機能しないオーバーレイ金属領域（３１２Ｂ）のアンカーとしての役割を果たすダミー金属領域（３０３Ｂ）を供給することでさらに一層強化される。加えて、ダミービア（２１３Ｂ、３１３Ｂ）はさらに、電気的に機能する金属領域（２１２Ａ、２１２Ｃ、２１２Ｄ、３１２Ａ）と、領域（２２０Ａ、３２０Ａ）とともに供給され、これにより、機械的安定性とその電気的パフォーマンスも強化される。
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【課題】低誘電率膜及び他の部材、特に無機材料で形成された低誘電率膜及び他の部材どうしの密着性を強化することができる密着強化層形成用材料、該密着強化層形成用材料を用いて形成され密着性に優れた密着強化層、高速で信頼性の高い半導体装置及びその効率的な製造方法の提供。
【解決手段】本発明の密着強化層形成用材料は、塩基性官能基を有するオルガノアルコキシシラン、並びに、塩基性添加剤及びオルガノアルコキシシランの少なくともいずれかを含むことを特徴とする。本発明の密着強化層は本発明の密着強化層形成用材料を用いて形成される。本発明の半導体装置の製造方法は、被加工基材上に低誘電率膜を形成する低誘電率膜形成工程と、該低誘電率膜形成工程の前及び後の少なくともいずれかに、前記密着強化層形成用材料を用いて密着強化層を形成する密着強化層形成工程とを含む。 （もっと読む）

【課題】ＣＳＰ型の半導体装置の接続信頼性を確保すると共に紫外線の影響を防止する手段を提供する。
【解決手段】半導体基板２と、半導体基板２に形成された回路素子に電気的に接続する電極パッド５と、電極パッド５に電気的に接続し、半導体基板２上に延在する配線１０と、配線１０上に形成されたポスト電極１１とを備えた半導体装置において、ポスト電極１１の側面に形成した密着性被膜１３と、この密着性被膜１３の表面および配線１０を封止し、遮光性を有する封止層１５とを設ける。 （もっと読む）

【課題】空洞（Ａｉｒ−Ｇａｐ）構造を有する多層のダマシン配線における目外れビアのメタル形成不良を防止する。
【解決手段】接続孔の形成領域に、選択的に除去可能な絶縁膜で犠牲膜ピラー４２を形成した後に、隣接するダマシン配線間に空洞（Ａｉｒ−Ｇａｐ）４５を有する層間絶縁膜４４を形成することで、ビアと空洞４５を完全に分離する。
【効果】本発明によれば、信頼性の高いビア接続を有し、空洞による寄生容量の低減がなされた多層の埋込配線を形成することができる。 （もっと読む）