【課題】下層導電体と上層導電体とを接続する低抵抗のコンタクトを安定して形成する。
【解決手段】コンタクト孔１７の底部に露出したポリシリコンプラグ１３の表面の自然酸化膜１８を、密着層１９を形成する直前に三フッ化窒素を用いたＲＩＥより除去する。当該ＲＩＥは、エッチング機構が化学的エッチングが支配的となる条件で実施される。このためシリコン酸化膜１５のエッチングが抑制される。したがって、コンタクト孔１７底部にスパッタエッチされたシリコン酸化膜が再付着することが防止され、低抵抗で抵抗ばらつきの小さいコンタクトを安定して製造することが可能となる。 （もっと読む）

【課題】ＦＵＳＩ化されたゲート電極を有する半導体装置においても、ストレッサ膜を有効に形成できるようにして、半導体装置の電気的特性を向上できるようにする。
【解決手段】半導体装置は、半導体基板１の上に形成され、ニッケルによりフルシリサイド化されたフルシリサイドゲート電極２４Ａを有するｎ型ＭＩＳトランジスタ１００Ａと、ニッケルによりフルシリサイド化されたフルシリサイドゲート電極２４Ｂを有するｐ型ＭＩＳトランジスタ１００Ｂとを有している。半導体基板１上には、該半導体基板１におけるフルシリサイドゲート電極２４Ａの下側部分のチャネル領域に応力歪みを生じさせるストレッサ膜である第２の下地絶縁膜１７が、少なくともフルシリサイドゲート電極２４Ａを覆うように形成されている。 （もっと読む）

電気的に機能しない金属領域（２１２Ｂ、３１２Ｂ）の下方にダミービア（２１３Ｂ、３１３Ｂ）を供給することにより、後続のプロセスにおいて、金属が層間剥離する危険性が著しく低下する。更に、一実施形態では、形成されるメタライゼーション層（３３０）の機械的強度は、機能しないオーバーレイ金属領域（３１２Ｂ）のアンカーとしての役割を果たすダミー金属領域（３０３Ｂ）を供給することでさらに一層強化される。加えて、ダミービア（２１３Ｂ、３１３Ｂ）はさらに、電気的に機能する金属領域（２１２Ａ、２１２Ｃ、２１２Ｄ、３１２Ａ）と、領域（２２０Ａ、３２０Ａ）とともに供給され、これにより、機械的安定性とその電気的パフォーマンスも強化される。
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【課題】下層導電体と上層導電体とを接続する低抵抗のコンタクトを安定して形成する。
【解決手段】コンタクト孔１７が形成されたシリコン酸化膜１５上にチタン膜１９を形成し、当該状態でコンタクト孔１７の底部に露出したポリシリコンプラグ１３の表面の自然酸化膜１８をスパッタエッチングにより除去する。このとき、シリコン絶縁膜１５の上面はチタン膜１９で被覆されているためシリコン酸化膜１５のスパッタエッチングが防止される。したがって、コンタクト孔１７底部にスパッタエッチされたシリコン酸化膜が再付着することが防止され、低抵抗で抵抗ばらつきの小さいコンタクトを安定して製造することが可能となる。 （もっと読む）

【課題】低誘電率膜及び他の部材、特に無機材料で形成された低誘電率膜及び他の部材どうしの密着性を強化することができる密着強化層形成用材料、該密着強化層形成用材料を用いて形成され密着性に優れた密着強化層、高速で信頼性の高い半導体装置及びその効率的な製造方法の提供。
【解決手段】本発明の密着強化層形成用材料は、塩基性官能基を有するオルガノアルコキシシラン、並びに、塩基性添加剤及びオルガノアルコキシシランの少なくともいずれかを含むことを特徴とする。本発明の密着強化層は本発明の密着強化層形成用材料を用いて形成される。本発明の半導体装置の製造方法は、被加工基材上に低誘電率膜を形成する低誘電率膜形成工程と、該低誘電率膜形成工程の前及び後の少なくともいずれかに、前記密着強化層形成用材料を用いて密着強化層を形成する密着強化層形成工程とを含む。 （もっと読む）

【課題】ＣＳＰ型の半導体装置の接続信頼性を確保すると共に紫外線の影響を防止する手段を提供する。
【解決手段】半導体基板２と、半導体基板２に形成された回路素子に電気的に接続する電極パッド５と、電極パッド５に電気的に接続し、半導体基板２上に延在する配線１０と、配線１０上に形成されたポスト電極１１とを備えた半導体装置において、ポスト電極１１の側面に形成した密着性被膜１３と、この密着性被膜１３の表面および配線１０を封止し、遮光性を有する封止層１５とを設ける。 （もっと読む）

【課題】動作特性が向上した半導体装置の製造方法及びそれによって製造された半導体装置を提供する。
【解決手段】基板上にNMOSトランジスタを形成し、NMOSトランジスタ上に第1層間絶縁膜を形成し、第1層間絶縁膜を脱水素化することを含む半導体装置の製造方法。脱水素化することは、第1層間絶縁膜のストレスを変化させうる。特に、第1層間絶縁膜は脱水素化の後、200MPa以上の引張ストレスを有しうる。脱水素化された層間絶縁膜を含む半導体装置も提供される。 （もっと読む）

【課題】レジストポイゾニングを抑止して微細な配線構造を形成可能な半導体装置の製造方法を提供する。
【解決手段】配線層１１上に、キャップ層１２、第１層間絶縁膜１３、エッチングストッパ層１４、第２層間絶縁膜１５、ハードマスク層１６、ハードマスク層１８を順次形成する。第１および／または第２層間絶縁膜１３，１５はｌｏｗ−ｋ材料からなる。次いでキャップ層１２の表面を露出するビアホール１９ａを形成する。次いで、ビアホール１９ａに酸発生剤を含む樹脂、例えば化学増幅型レジスト材料からなる埋込み材２１ａを充填する。次いで、埋込み材２１ａにエネルギー線を照射して酸性物質を発生させ、第１および第２層間絶縁膜１３，１５に吸蔵されていた塩基性物質を埋込み材２１ａの酸性物質により中和させる。 （もっと読む）

【課題】銅配線上に形成される銅バリア絶縁膜の膜種を選択して、銅配線上に形成されている銅バリア絶縁膜を下地の周囲に形成されている絶縁膜に対して選択的なエッチング除去を可能にする。
【解決手段】銅もしくは銅を主体とした導電性材料からなる配線（第１配線１４）と、前記第１配線１４上に形成されたバリア絶縁膜２１と、前記第１配線１４上に形成されたビアホール２６とを備えた半導体装置１において、前記バリア絶縁膜２１はアモルファスカーボンもしくはダイヤモンドライクカーボンからなり、前記ビアホール２６底部の前記バリア絶縁膜２１が選択的に除去されていることを特徴とする。 （もっと読む）

【課題】デュアルダマシン工程を利用した低誘電率物質層内のコンタクト構造形成方法を提供する。
【解決手段】デュアルダマシン工程を利用したビア形成方法は、リセス部内に低誘電率物質層を覆うようにリセス部の全体側壁上に保護スペーサを保持しつつ、アッシング工程を利用し、低誘電率物質層内のリセス部から対象物質層を除去する。これよって、効果的なコンタクト構造形成方法を提供するデュアルダマシン工程を利用し、低誘電率物質層(low-k materials)内にコンタクト構造を形成する。 （もっと読む）

デバイスは、細孔シーリングライナーを有するダマシン層を使用し、半導体ボディを含んでいる。金属相互接続（３０２）からなる金属相互接続層が、半導体ボディ上に形成される。誘電層（３０８）が、金属相互接続層上に形成される。導電性トレンチフィーチャ（３１６）及び導電性バイアフィーチャ（３１４）が、誘電層内に形成される。細孔シーリングライナー（３１８）が、導電性バイアフィーチャの側壁に沿ってのみ、及び導電性トレンチフィーチャの側壁及び底面に沿って形成される。細孔シーリングライナーは、導電性バイアフィーチャの底面に沿っては実質的に存在しない。
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【課題】基板上にトランジスタ等の半導体素子とセンサーとを作り込んで設ける場合に、同一工程で作製することにより得られる半導体装置およびその作製方法を提供することを目的とする。
【解決手段】同一基板上に、互いに接する第１の領域および第２の領域を有する第１の半導体膜と、チャネル領域とソースまたはドレイン領域として機能する第３の領域とを有する第２の半導体膜と、第１の半導体膜および第２の半導体膜を覆って設けられた絶縁膜と、絶縁膜上に設けられ且つ第１の領域と電気的に接続する第１の導電膜と、第２の領域と電気的に接続する第２の導電膜とを設け、第１の領域、第２の領域および第３の領域に不純物元素を第１の領域と第２の領域に含まれる不純物元素の濃度が異なるように導入する。 （もっと読む）

【課題】配線容量を効果的に低減して、配線の信号遅延を効果的に防止できる半導体装置及びその製造方法を提供すること。
【解決手段】第３の絶縁膜１０５に、第２の配線層を形成するためのトレンチ１１６と、接続層を形成するための第１のビアホール１１７とを形成した後に、このトレンチと第１のビアホール１１７の内側面にバリア１０８層を形成する。このバリア層１０８が内側面に形成されたトレンチ１１６及び第１のビアホール１１７を介して、上記第２の絶縁膜１０４に、第１の配線層１０１に達する第２のビアホール１１７を形成する。また、第１の配線層１０１の表面に形成された酸化層１１９を除去する。第２のビアホール１１７を形成する際のエッチングや、酸化層１１９を除去するプラズマによって、第３の絶縁膜が大幅に改質されて誘電率が大幅に増大することが、バリア層１０８で防止される。 （もっと読む）

【課題】金属窒化ケイ素ベース膜、金属酸化ケイ素又は金属酸窒化ケイ素ベース膜を形成させるために好適な前駆体の提供。
【解決手段】次の構造により表される有機金属錯体。


（式中、Ｍは、元素周期表の４族から選択される金属であり、そしてＲ^1〜4は、同一又は異なって、ジアルキルアミド、ジフルオロアルキルアミド、水素、アルキル、アルコキシ、フルオロアルキル及びアルコキシ、脂環式、並びにアリールから成る群から選択されることができるが、但しＲ¹及びＲ²が、ジアルキルアミド、ジフルオロアルキルアミド、アルコキシ、フルオロアルキル及びアルコキシである場合には、それらは連結して環を形成することができる。）。関連化合物もまた、開示されている。上記錯体を用いるＣＶＤ及びＡＬＤ堆積法がまた、含まれる。 （もっと読む）

【課題】コンタクト構造の煩雑化を抑制しつつ、コンタクト抵抗を低減させる。
【解決手段】エピタキシャル成長により、単結晶半導体層７ａ、７ｂをＬＤＤ層５ａ、５ｂ上に選択的に形成し、層間絶縁膜９および単結晶半導体層７ａ、７ｂをそれぞれ介してソース層８ａおよびドレイン層８ｂをそれぞれ露出させる開口部１０ａ、１０ｂを形成した後、バリアメタル膜１１ａ、１１ｂをそれぞれ介して埋め込まれたプラグ１２ａ、１２ｂを開口部１０ａ、１０ｂ内にそれぞれ形成する。 （もっと読む）

【課題】 Ｗプラグ表面の異常な酸化を抑制し、Ｗプラグを有する集積回路配線として配線抵抗の安定した半導体装置及びその製造方法を提供する。
【解決手段】 下層配線１１は、パターンの伸長途中に補助パターン１１Ｓを設けている。絶縁膜を貫通するホール１４及び１４Ｄを介してタングステンプラグ１５及びダミーのタングステンプラグ１５Ｄが設けられている。上層配線層１３の周辺には同じ層の他の配線層が比較的密なパターンで配されている。ダミーのタングステンプラグ１５Ｄは、タングステンプラグ１５から離れた補助パターン１１Ｓ上に複数設けられ、下層配線１１と結合されるが上層において電気的にはオープンになっている。ＣＭＰ後などの洗浄時にタングステンプラグ１５表面が純水に接触しても、ダミーのタングステンプラグ１５Ｄによる多量の電子の供給源が確保される。これにより、タングステンプラグ１５表面の酸化物の付着が抑えられ、抵抗上昇も抑制される。 （もっと読む）

【課題】優れた信頼性を有するＭＩＭ型容量素子の製造方法を提供する。
【解決手段】まず、半導体基板１上に、第１の導電膜１１、誘電体膜１２、及び第２の導電膜１３を順に形成する。そして、第２の導電膜１３をエッチングして上部電極１３ａを形成し、上部電極１３ａ形成後に誘電体膜１２をエッチングして容量絶縁膜１２ａを形成し、容量絶縁膜１２ａ形成後に第１の導電膜１１をエッチングして下部電極１１ａを形成する。以上の工程により形成されたＭＩＭ型容量素子１上に層間絶縁膜１４が形成され、層間絶縁膜１４に上部電極１３ａに到達するスルーホール１５ａが形成された時点で。スルーホール１５ａの底部に露出した上部電極１３ａに紫外光を照射する。本構成によれば、スルーホール１５ａの形成過程で上部電極１３ａに蓄積された電荷を除去することができ、当該電荷により、容量絶縁膜１２ａの絶縁耐圧が劣化されることを防止できる。 （もっと読む）

【課題】 Ｗプラグ表面の異常な酸化を抑制し、Ｗプラグを有する集積回路配線として配線抵抗の安定した半導体装置及びその製造方法を提供する。
【解決手段】 下層導電領域１１と上層配線層１３は層間の絶縁膜１２により隔てられている。絶縁膜１２を貫通するホール１４及び１４Ｄを介してタングステンプラグ１５及びダミーのタングステンプラグ１５Ｄが設けられている。ダミーのタングステンプラグ１５Ｄは、タングステンプラグ１５に隣り合うように設けられ、下層導電領域１１と結合されるが上層において電気的にはオープンになっている。ＣＭＰ後などの洗浄時にタングステンプラグ１５表面が純水に接触しても、ダミーのタングステンプラグ１５Ｄによる多量の電子の供給源が確保される。これにより、タングステンプラグ１５表面の酸化物の付着が抑えられ、抵抗上昇も抑制される。 （もっと読む）

【課題】熱ストレスを小さく抑えて下層材料膜の水分を効果的に除去することができ、これにより下層材料膜とこの上部の上層材料膜との密着性の向上を図ると共に、これらの膜の水分による劣化を防止した信頼性の高い半導体装置を得ることが可能な半導体装置の製造方法を提供する。
【解決手段】基板上に下層材料膜を形成する第１工程と、下層材料膜の残留物質を除去する第２工程と、下層材料膜を覆う状態で上層材料膜を形成する第３工程とこの順に行う半導体装置の製造方法において、第２工程では、下層材料膜に磁場を印加することにより残留物質を蒸発させて除去する。 （もっと読む）

【課題】自己整合コンタクトプラグを形成する層間膜に、窒化シリコン膜のエッチング速度に対するエッチング速度比が１００以上となる材料を適用し、コンタクトプラグとビット配線のショートを防止する信頼性の高いコンタクトプラグの形成方法を提供することにある。
【解決手段】上面及び側面が窒化シリコン膜１２０，１２１で覆われたビット配線を形成した後、ビット配線を覆って全面に非晶質炭素膜からなる犠牲層間膜１２６を形成し、犠牲層間膜１２６および下層層間絶縁膜１０９を順次にエッチングしてコンタクトホール１２８，１２９を形成し、容量コンタクトプラグ１１３を形成する。その後犠牲層間膜１２６を除去して容量コンタクトプラグ１１３の柱を形成し、その上に第３層間絶縁膜を形成し、さらに第３層間絶縁膜を表面から一部除去し、容量コンタクトプラグ１１３の表面を露出させるようにした。 （もっと読む）