【課題】電気的にフローティングした配線に蓄積する電荷を、半導体基板に逃がすこと。
【解決手段】第１主面１２ａを備えた半導体基板１２と、第１主面側に設けられたＭＯＳＦＥＴ１４と、ＭＯＳＦＥＴのゲート電極２６およびゲート電極に電気的に接続された配線を含む第１配線構造体３６と、第１主面および第１主面に電気的に接続された配線を含む第２配線構造体３８と、第１および第２構造体のどちらとも接触し、かつ、第１および第２配線構造体間を接続している、酸化イットリウムからなる非導電性膜１６とを備える （もっと読む）

半導体装置用のダマシン配線（１）の製造方法を示す。非導電性バリヤ層（１０）が、多孔質低誘電率材料によって定義されるパッセージ（７）の壁の上と、パッセージ（７）の一端を閉じる銅領域（３）の表面の上とに形成される。非導電性バリヤ層（１０）は、誘電性材料の貫通細孔からなるその下層部（１０ａ）が非導電性を残している間に、その上層部（１０ｂ）を導電層に変換するためにプラズマ処理される。ついで、パッセージ（７）は、今度は導電性になっているバリヤ（１０）の上層部（１０ｂ）を介して第１銅領域（３）と電気配線を形成する第２銅領域（１３）で満たされる。当業者にとって明らかなように、本文献において開示、請求される本発明のすべての実施形態は、本発明の範囲を超えることなしに結合されても良い。
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【課題】 ＷＰＰを使用した半導体装置において、最上層配線間のショート不良を防止することにより、信頼性を向上させることのできる技術を提供する。
【解決手段】 最上層配線４３ａと再配線５０との間に緩衝層４７を設ける。このとき、例えば、最上層配線４３ａは銅膜より形成され、緩衝層４７は、アルミニウム膜より形成される。さらに再配線５０は、銅膜５１とニッケル膜５２の積層膜から形成される。このように構成された半導体装置において、低温と高温との間の温度サイクルで３重点Ｘに応力が集中する。この３重点Ｘに集中した応力は、緩衝層４７の存在によって緩和され、３重点Ｘの直下にある界面Ｙへの応力の伝達を抑制することができる。このため、界面Ｙでの応力による剥離を防止できる。 （もっと読む）

【課題】ヒューズ回路を大きくすることなく層間絶縁膜のクラックを防止できるとともに、ヒューズ切断前後において大きな抵抗変化を得ることができるヒューズ素子及びその切断方法を提供する。
【解決手段】シリコン層を含む配線部１４と、配線部１４の一端側に接続されたコンタクト部２０ｂと、配線部１４の他端側に接続されたコンタクト部２０ａとを有するヒューズ素子において、コンタクト部２０ｂからコンタクト部２０ａへ配線部１４を介して電流を流し、コンタクト部２０ａの金属材料をシリコン層中にマイグレーションさせることにより、配線部１４とコンタク部２０ａとの間の接続抵抗を変化させる。 （もっと読む）

【課題】膜厚の面内均一性を高めた半導体デバイス用ＴａＮ膜を提供する。
【解決手段】半導体デバイス用ＴａＮ膜はＣｕまたはＣｕ合金からなる配線膜に対するバリア層として用いられるＴａＮ膜であって、膜厚の面内均一性が5％以下とされている。 （もっと読む）

【課題】キャパシタ電極とコンタクトプラグとの導通性を向上できる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、絶縁膜１５−１と、前記絶縁膜中に設けられ、金属を主成分とするコンタクトプラグ１６と、前記絶縁膜上に設けられ、前記金属より酸素親和性が高く、酸化物を主成分とする第１接着膜３３−１と、前記コンタクトプラグ上および前記第１接着膜上に設けられ、酸素の拡散を防止するように働く第１キャパシタ電極２１と、前記第１キャパシタ電極上に設けられたキャパシタ絶縁膜２２と、前記キャパシタ絶縁膜上に設けられた第２キャパシタ電極２３とを具備する。 （もっと読む）

【課題】ダマシン構造を有する半導体装置において、レジストポイゾニング現象の発生要因となる、レジストの化学反応を阻害する反応阻害物質を効率良く除去する。
【解決手段】基板上に形成された第１の絶縁膜１０に、配線１１を形成する工程（ａ）と、第１の絶縁膜１０及び配線１１の上に、第２の絶縁膜１２を形成する工程（ｂ）と、第２の絶縁膜１２の上に、第２の絶縁膜１２を露出させる開口部を有する第３の絶縁膜（１４，１５）を形成する工程（ｃ）と、第３の絶縁膜（１４，１５）の上に、レジストパターンを形成する工程（ｄ）とを備え、工程（ｂ）よりも後であって且つ工程（ｃ）よりも前に、工程（ｂ）の際に発生する、レジストパターンを構成するレジストの化学反応を阻害する物質を除去する工程（Ｘ）を更に備える。 （もっと読む）

【課題】 導電部材中のＣｕ以外の元素の含有量を低減させ、比抵抗を低下させることができる半導体装置の製造方法を提供する。
【解決手段】 （ａ）半導体基板上に、凹部が設けられた絶縁膜を形成する。（ｂ）開口の内面及び絶縁膜の上面を、Ｃｕ以外に第１の金属元素を含むＣｕ合金からなる補助膜で覆う。（ｃ）凹部内に充填されるように、補助膜上に、Ｃｕを主成分とする導電部材を堆積させる。（ｄ）Ｐ化合物、Ｓｉ化合物、またはＢ化合物を含有する雰囲気下で熱処理を行う。 （もっと読む）

【課題】銅配線のベリア金属層の物質としてＣＶＤ ＴｉＳｉＮを用いて６５ｎｍ以下の半導体素子にも適用できるようにした半導体素子の金属配線およびその製造方法を提供する。
【解決手段】本発明に係る半導体素子の金属配線は、半導体素子が形成された半導体基板と、前記半導体素子に相応する部分にコンタクトホールを有し、前記半導体基板に形成される絶縁膜と、前記コンタクトホール内に形成されるＴｉＳｉＮベリア金属層と、前記ＴｉＳｉＮベリア金属層上に形成される銅配線とを含んで構成される。 （もっと読む）

【課題】 結晶構造が体心立方格子構造の金属、または、ルテニウムを確実且つ容易にエッチバック可能とした成膜方法及び電子デバイスの製造方法を提供することを目的とする。
【解決手段】成膜後に少なくともその一部がエッチングされる金属膜の成膜方法であって、
結晶構造が体心立方格子構造の金属またはルテニウムを含有するガスと水素ガスとを含むソースガスと、窒素ガスと、を基体上に流し前記ソースガスを分解することにより前記金属または前記ルテニウムからなる金属膜を前記基体の上に形成することを特徴とする成膜方法を提供する。 （もっと読む）

【課題】 スタックト構造を有するコンタクトプラグの複数段連結されたコンタクトプラグのうちの下方のものについて、酸化防止を図る。
【解決手段】 半導体装置の製造方法は、半導体基板１上に第１の絶縁膜５を形成する工程（ａ）と、第１の絶縁膜５中に、バリアメタル膜７及びタングステン膜８からなる第１のプラグ９を形成する工程（ｂ）と、第１のプラグ９Ａの上方に、下部電極１４、容量絶縁膜１５及び上部電極１６からなる容量素子１７を形成する工程（ｃ）と、第１の絶縁膜５及び第１のプラグ９上に、第２の絶縁膜１１を形成する工程（ｄ）と、第２の絶縁膜１１中に、第１のプラグ９Ｂと接続してスタックト構造を構成する第２のプラグ２１を形成する工程（ｅ）と、工程（ｃ）の後に、容量素子１７に対して酸素雰囲気中で熱処理する工程（ｆ）と、工程（ｂ）と工程（ｄ）との間に、半導体基板に対して熱処理をする工程（ｇ）とを備える。 （もっと読む）

【課題】ショート欠陥を容易に速やかに検出することができ、ショート欠陥の原因となるマイクロスクラッチ対策にも有用な半導体装置およびその欠陥検査方法を提供する。
【解決手段】半導体基板１１上の最上層の絶縁膜１２の上に、前記半導体基板１１あるいは下層配線に対して電気的に接続された第１の線分導体パターン１４と電気的に接続されない第２の線分導体パターン１３とが交互に並列に配列されてなる、荷電ビームによる画像上で検査されるテストパターン１６を有した半導体装置とする。 （もっと読む）

【課題】 密着性を高める機能を併せ持つバリア層が形成されるまでの期間に、配線部材の十分な密着性を確保し、配線部材の剥離を防止することが可能な半導体装置の製造方法を提供する。
【解決手段】 （ａ１）半導体基板の上に形成された絶縁膜に凹部を形成する。（ａ２）凹部の内面、及び絶縁膜の上面を覆うように、ＣＶＤ法により、Ｍｎからなる第１の膜を形成する。（ａ３）第１の膜の上に、Ｃｕを主成分とする導電材料を堆積させるとともに、凹部内に該導電材料を充填する。（ａ４）半導体基板をアニールする。 （もっと読む）

【課題】空孔率の高い層間絶縁膜を用いた信頼性の高い多層配線構造を有する半導体装置を提供する。
【解決手段】空孔率が５０％以上の層間膜を有する下層配線層と、空孔率の低い上層配線層を備える多層配線構造において、配線層間を接続するビアを配線層を介して基板表面に垂直方向に連続して形成したスタックドビア７０とチップ外周部に設けた外周リング８０により、空孔率が低く厚い層間膜を有する上層配線層を支える構造とする。 （もっと読む）

【課題】接続孔または配線溝の側壁に露出される層間絶縁膜に吸着している水分を確実に脱ガスさせて除去するとともに、接続孔の底部への下層配線の隆起を防ぐことが可能な半導体装置の製造方法を提供する
【解決手段】表面側に下層配線９が設けられたＳｉＯ₂層４上に、保護膜１０と第１絶縁膜１１および第２絶縁膜１２とを順次形成する。次に、下層配線９上の第１絶縁膜１１および第２絶縁膜１２に、保護膜１０に達する接続孔１６と接続孔１６の上部に連通する配線溝１７を形成する。次いで、接続孔１６の底部に保護膜１０を残存させた状態で、第１の熱処理を行う。続いて、保護膜１０を除去し、接続孔１６の底部に下層配線９を露出させる。次に、接続孔１６の底部に下層配線９を露出させた状態で、第１の熱処理よりも低い温度で第２の熱処理を行う。その後、接続孔１６および配線溝１７にヴィアおよび配線を形成することを特徴とする半導体装置の製造方法である。 （もっと読む）

【課題】 本発明の目的は、微細化及び高密度化に対応し、かつ製造プロセスの容易化を図ることのできる、強誘電体メモリ及びその製造方法を提供することにある。
【解決手段】 強誘電体メモリは、基板１０と、基板１０の上方に形成された少なくとも１層よりなる層間絶縁層３０，３４と、層間絶縁層３０，３４の上方に形成された複数の強誘電体キャパシタＣ_１１，Ｃ_２２と、複数の強誘電体キャパシタＣ_１１，Ｃ_２２を被覆する被覆層７０と、複数の強誘電体キャパシタＣ_１１，Ｃ_２２の間に設けられた第１の開口部７２と、第１の開口部７２と連通するとともに被覆層７０及び層間絶縁層３４に形成された第２の開口部７４と、第１及び第２の開口部７２，７４内に一体的に設けられた導電層８２と、を含む。 （もっと読む）

【課題】シード層から導電部表面に拡散して酸化物を形成する金属の酸化物層で形成することで、配線信頼性の向上、微細化によるＲＣ遅延の問題を解決することを可能とする。
【解決手段】基板１１上の絶縁膜（層間絶縁膜２１）に形成された凹部２２の内面にバリア層２５を介してシード層２６を形成する工程と、シード層２６を介して凹部２２を導電部（銅）２７で埋め込む工程と、層間絶縁膜２１上に形成された銅およびシード層２６を除去して、凹部２２内に銅を主材料とする導電部２７を形成する工程とを備えた半導体装置の製造方法であって、シード層２６は導電部２７表面に拡散して酸化物を形成する金属を含む銅材料で形成され、凹部２２内に銅を主材料とする導電部２７を形成した後に熱処理を行って導電部２７表面に酸化物を形成する金属を含む酸化物層３１を形成する。 （もっと読む）

【課題】ロジック領域におけるトランジスタの上を応力を有する膜で覆って能力を向上させると共に、ＳＲＡＭ領域において、各トランジスタの能力のバランスを保持し、リーク電流の発生を抑制する事ができる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置では、Ｎ型ロジック領域ＮＬにおけるトランジスタが引っ張り応力を有する膜５０により覆われ、Ｐ型ロジック領域ＰＬにおけるトランジスタが圧縮応力を有する膜５５により覆われている。そして、Ｐ型ＳＲＡＭ領域ＰＳにおけるトランジスタおよびＮ型ＳＲＡＭ領域ＮＳにおけるトランジスタは、引っ張り応力を有する膜５０ａおよび圧縮応力を有する膜５５ａからなる積層膜により覆われている。 （もっと読む）

集積回路内で使用するための導電性および／または半導電性のフィーチャを形成する方法を開示する。種々のパターン転写ステップおよびエッチング・ステップをピッチ縮小技術と組み合わせて用いて、高密度実装フィーチャを生成することができる。フィーチャは、１つの方向に縮小ピッチを有し、別の方向に広いピッチを有することができる。従来のフォトリソグラフィ・ステップをピッチ縮小技術と組み合わせて用いて、たとえばビット線コンタクト（７３２）など、細長いピッチ縮小フィーチャを形成することができる。いくつかの実施形態では、コンタクト（７３２）は、マスキング材料の複数の層が上にある絶縁層（３３４）を設けることによって形成することができる。次に、一連の選択的に画定可能な線（１２４）をマスキング材料中に形成することができ、そこでその線がパターンを有する。次に、スペーサ材料（１７０）を使用して線に対してピッチ縮小を実施すると、スペーサ軸に沿って延びるピッチ縮小マスキング線（１７５）を生成することができる。したがって、ピッチ縮小空所によって各ピッチ縮小マスキング線（１７５）を分離することができる。次に、マスキング・フィーチャの一部分と交差するフォトレジストの第２のパターン（たとえば第２のマスク４８０のパターン）を付けることができる。第２のパターンは、ピッチ縮小マスキング線（１７５）、および隣接するピッチ縮小空所をフォトレジストで覆われないままにする窓（４８２）を有することができる。窓（４８２）は、ピッチ縮小マスキング線の長軸に対して平行ではない長軸を有することができる。次に、一部にはピッチ縮小空所によって画定された第３のパターンを介して絶縁層（３３４）をエッチングすると、絶縁層（３３４）中にコンタクトビア（５８４）を生成することができる。コンタクトビア（５８４）を導電材料で充填して電気コンタクト（７３２）を生成することができる。 （もっと読む）

【課題】 ウエハの薄型化に際して生じる問題を回避し、積層ウエハ間の電気的接続のための工程を短縮できる方法を提供する。
【解決手段】 基板１ＳＡにその主面から所望の深さまで延びる深い分離溝５ａを形成した後、深い分離溝５ａ内に絶縁膜５ｂを埋め込み貫通分離部５を形成する。続いて、基板１ＳＡの主面にＭＯＳ・ＦＥＴ６を形成した後、基板１ＳＡの主面上に層間絶縁膜８ａを堆積する。その後、貫通分離部５で囲まれた領域内に、層間絶縁膜８ａの上面から基板１ＳＡの厚さの途中深さまで延びる深い導通溝９ａを形成する。続いて、深い導通溝９ａ内に導体膜９ｂを埋め込み貫通配線部９を形成する。その後、基板１ＳＡの裏面を、貫通分離部５および貫通配線部９が露出しない程度まで研削および研磨した後、貫通分離部５および貫通配線部９の下部の一部が露出する程度までウエットエッチング処理する。 （もっと読む）