【目的】 配線抵抗を低減させながら歩留まりを向上させたバリアメタル膜を形成することを目的とする。
【構成】 基体上に絶縁膜を形成する絶縁膜形成工程（Ｓ１０２〜Ｓ１０８）と、前記絶縁膜に開口部を形成する開口部形成工程（Ｓ１１０）と、ＰＶＤ法を用いて、前記絶縁膜上と開口部内とに第１のバリアメタル膜を形成する第１のバリアメタル膜形成工程（Ｓ１１６）と、その上に、ＣＶＤ法を用いて第２のバリアメタル膜を形成する第２のバリアメタル膜形成工程（Ｓ１１８）と、その上に、ＰＶＤ法を用いて第３のバリアメタル膜を形成する第３のバリアメタル膜形成工程Ｓ１２０）と、その上に、導電性材料を堆積させる堆積工程（Ｓ１１２，Ｓ１２４）と、を備え、前記絶縁膜上に形成された前記第１と第２と第３のバリアメタル膜の合計膜厚が、８ｎｍより小さくなるように形成することを特徴とする。 （もっと読む）

【課題】 本発明は、特性にばらつきが生じることを抑制して歩留まりを向上させることができる半導体装置の製造方法を提供することを目的とする。
【解決手段】 半導体基板上に層間絶縁膜を形成するステップと、層間絶縁膜の所望の領域を除去し、当該除去した領域を埋め込むように、半導体基板及び層間絶縁膜上に導電性材料を堆積して膜を形成するステップと、層間絶縁膜と略同一の高さを有するように膜を平坦化することにより、導電性材料を埋め込んで第１の導電層を形成するステップと、埋め込まれた第１の導電層の上面に希釈コリン水溶液を用いた処理を行うステップとを備えることを特徴とする。 （もっと読む）

【課題】 ボイドの移動経路となるバウンダリーが顕著に低減されるため、ＳＩＶ不良の発生を効果的に抑制することができ、信頼性の高い半導体装置を提供する。
【解決手段】 相対的に広幅の第２銅配線１１０，１２６の上面において、銅のグレインが数１０μｍ程度と非常に大きい。第２銅配線１１０，１２６の配線幅は０．３μｍ〜数１０μｍ程度であるので、第２銅配線１１０，１２６の上面において配線幅方向のバウンダリーが顕著に低減され、第２銅配線１１０，１２６とビア１１３との接続部分にボイドが集中・合一して大きなボイドが形成されることを抑制することができ、ＳＩＶの発生が効果的に抑制される。相対的に狭幅の第１銅配線１１１，１２７の面方位はＥＭ耐性を向上させるために主にＣｕ（１１１）であり、相対的に広幅の第２銅配線１１０，１２６の面方位はＳＩＶ耐性を向上させるために主にＣｕ（２００）である。 （もっと読む）

【課題】エッチング停止膜のアンダーカットなどのプロファイル不良を防止する半導体素子の金属配線形成方法を提供する。
【解決手段】半導体素子の金属配線形成方法は、まず、導電性パターンが埋め込まれている基板上に、エッチング阻止膜１２１，１２２及び絶縁膜１３１，１３２を順次に形成する。次いで、絶縁膜をパターニングしてエッチング阻止膜を露出させる開口部を形成する。次いで、開口部の内面に沿って第１拡散防止膜１６１を形成する。次いで、スパッタリング方式のエッチングを通じて、開口部の底面の第１拡散防止膜及びエッチング阻止膜を除去する。次いで、導電性パターンと電気的に連結される導電物質を、開口部に埋め込む。 （もっと読む）

【課題】 電気的特性および信頼性に優れた溝配線または接続孔を有する半導体装置の製造方法を提供する。
【解決手段】 層間絶縁膜７４上に所定の回路パターンを有するレジスト膜７５ｂを形成し、レジスト膜７５ｂをマスクとしてエッチング処理し、層間絶縁膜７４にビア７８ａを形成する。このエッチング処理によって層間絶縁膜７４に形成されたビア７８ａの側面部をシリル化処理し、ビア７８ａの側面部をエッチング処理によるダメージから回復させる。その後、ビア７８ａに金属を埋め込み、その表面を平坦化する。 （もっと読む）

１つの例示的な実施例に従って、半導体ダイにおける構造は、相互接続金属層内に配置される金属パッド（２２６）を含み、金属パッド（２２６）は銅を含む。当該構造はさらに、金属パッド（２２６）の上に配置される層間誘電体層（２１４）を含む。当該構造はさらに、層間誘電体層（２１４）内に規定される端子ビア（２２８）を含み、端子ビア（２２８）は、金属パッド（２２６）の上に配置される。端子ビア（２２８）は、金属パッド（２２６）の１つの側面（２４２ａ、２４２ｂ、２４２ｃ、２４２ｄ）のみに沿って延在する。当該構造はさらに、層間誘電体層（２１４）の上および端子ビア（２２８）内に配置される端子金属層（２２０）を含む。当該構造はさらに、端子金属層（２２０）の上に配置される誘電体ライナー（２１６）を含み、接続パッド開口部２３４は、誘電体ライナー（２１６）内に規定され、接続パッド開口部（２３４）は、端子金属層（２２０）の一部分（２３６）を露出させる。層間誘電体層（２１４）は、端子金属層（２２０）の露出部分（２３６）と金属パッド（２２６）との間に配置される。
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【課題】 従来では、半導体層表面に堆積された絶縁層にコンタクトホールを形成する際に、半導体層表面に耐エッチング膜としての絶縁膜を形成することで、製造工程が煩雑となり、また、余計な製造コストが掛かるという問題があった。
【解決手段】 本発明では、コレクタ領域の拡散領域４表面のシリコン酸化膜８、ＴＥＯＳ膜９、２０をエッチングする工程と、ベース取り出し電極１６表面のＴＥＯＳ１２、２０膜をエッチングする工程とを別工程とする。そして、露出した拡散領域４表面及びベース取り出し電極１６表面にコバルトシリサイド膜２１を形成する。コバルトシリサイド膜２１をコンタクトホール２５、２６、２７を形成する際の、耐エッチング膜として用いることで、オーバーエッチングを防ぐことができる。 （もっと読む）

【目的】 層間絶縁膜が剥離または破壊される事態が起こりにくい半導体装置の製造方法を提供することを目的とする。
【構成】 基体上に絶縁膜を形成する絶縁膜形成工程（Ｓ１０２〜Ｓ１０８）と、前記絶縁膜上に導電性材料を堆積させる堆積工程（Ｓ１１４〜Ｓ１１８）と、堆積した前記導電性材料を所定の深さまでウェットエッチングするウェットエッチング工程（Ｓ１２０）と、ウェットエッチングされた前記導電性材料を研磨する研磨工程（Ｓ１２２）と、を備えたことを特徴とする。 （もっと読む）

【目的】 ヴィア（ヴィアコンタクト）の加工形状を均一にすることを目的とする。
【構成】 第１の配線層と、前記第１の配線層の上方に形成された第２の配線層と、前記第１の配線層と前記第２の配線層との間のヴィア層に配置され、前記第２の配線層下面から前記第１の配線層上面まで導電性材料が堆積したヴィア２０と、前記第１の配線層と前記第２の配線層との間のヴィア層に配置され、前記第２の配線層下面から前記ヴィア層の途中まで導電性材料が堆積した、前記ヴィア２０より径の小さなヴィア２２と、を備えたことを特徴とする。 （もっと読む）

【課題】 ドライエッチングにより半導体基板やポリシリコン層に生じるダメージ層を効果的に除去して、寄生抵抗や接合リークが低減された半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜を、ドライ工程によりエッチングする工程と、前記エッチングにより前記半導体基板上に生じたダメージ層を、熱分解した原子状の水素により、所定の温度下で除去する工程とを含む。 （もっと読む）

【課題】多層配線の狭ピッチ化に対応可能な半導体装置およびその製造方法を得る。
【解決手段】半導体基板上に複数の第１配線層を形成する工程と、第１配線層を覆うように第１層間絶縁膜層９を形成する工程と、第１層間絶縁膜層に、表面からその厚み方向に貫いて第１配線層に接続する複数の第１プラグ１４を形成する工程と、第１層間絶縁層上であって、第１プラグのうち一部の第１プラグの直上部に第２配線層４０を形成する工程と、第１層間絶縁膜層上に第２配線層を覆うように第２層間絶縁膜層１９を形成する工程と、第２層間絶縁膜層に、表面からその厚み方向に貫いて第２配線層に接続する第２プラグ２４’と、表面からその厚み方向に貫いて第１プラグに直接接続する第３プラグ２４と、を同時に形成する工程と、第２層間絶縁膜層上であって、第２プラグおよび第３プラグの直上部に第３配線層５０を形成する工程と、を含む。 （もっと読む）

【課題】 従来では、埋込拡散層が、他の熱処理工程で必要以上に這い上がり、所望の耐圧特性が得られないという問題があった。
【解決手段】 本発明では、Ｎ型の埋込拡散層２を形成した後、素子間分離等に用いる溝部８のコーナー部９を丸めるため、ドライエッチングを行う。更に、溝部８を、例えば、ＣＶＤ法によるＮＳＧ膜１０で埋設し、分離領域を構成するトレンチ１２は、例えば、ＣＶＤ法によるＨＴＯ膜１３及び多結晶シリコン膜１４で埋設する。この製造方法により、Ｎ型の埋込拡散層２の必要以上の這い上がりを抑制し、所望の耐圧特性が得られる半導体装置を実現できる。 （もっと読む）

【課題】 ダマシン配線のトレンチあるいはビアホールの側壁部でのダメージ層の生成および多孔質のＬｏｗ−ｋ膜中でのボイドの発生を抑制する。
【解決手段】 下層配線１上に第１エッチングストッパー層２ａ、多孔質の第１低誘電率膜２ｂおよび第１キャップ層２ｃの積層した第１層間絶縁膜２を形成し、Ｃ_４Ｆ_８のような炭素含有量が多いフルオロカーボンガスを用いレジストマスク３を使用したドライエッチングによりビアホール４を形成する。次に、第１キャップ層２ｃをハードマスクにし、エッチングガスとしてＣＦ_４／Ａｒ／Ｎ_２混合ガスあるいはＣＨＦ_３／Ａｒ／Ｎ_２混合ガスを用い、上記エッチングガスの圧力を０．１Ｐａ〜６．０Ｐａ範囲にして第１エッチングストッパー層２ａをエッチング除去し、ビアホール４を下層配線１表面に達するように貫通させる。 （もっと読む）

拡散バリア膜と金属膜との間の接着性を改善するための方法が提唱される。拡散バリア膜及び金属膜の両方は、いずれかのシークエンスで、半導体基板上へ堆積される。拡散バリア膜又は金属膜のいずれか一方である第一膜（第一膜は、基板の表面領域の少なくとも一部で暴露される）を有する基板は、酸素含有リアクタントに暴露され、第一膜の露出部分に酸素含有基又は酸素原子の約１の単層の表面終端を生成する。次いで、第二膜（これは、拡散バリア膜及び金属膜のうち他方である）が基板上に堆積される。さらに、酸素架橋構造が提唱され、該構造は、拡散バリア膜及び該拡散バリア膜との界面を有する金属膜を含む（ここで、界面は、酸素原子の単層を含有する）。
【課題】
【解決手段】
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【課題】ボンディングパッド部のパッド剥がれを抑制した半導体装置及びその製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、層間絶縁膜８上にバリアメタル層１４を形成する工程と、パッド開孔部の下に位置する前記バリアメタル層の少なくとも一部を除去する工程と、前記除去する工程により露出した層間絶縁膜８及び前記バリアメタル層１４の上に第２のＡｌ合金膜１５を形成する工程と、第２のＡｌ合金膜及び前記バリアメタル層をパターニングすることにより、前記層間絶縁膜上にボンディングパッド部１７ａを形成する工程と、前記ボンディングパッド部及び前記層間絶縁膜の上にパッシベーション膜１８を形成する工程と、前記パッシベーション膜に、前記ボンディングパッド部上に位置するパッド開孔部を形成する工程と、を具備する。 （もっと読む）

【課題】 簡易な方法でヒューズを溶断することにより製造コストを低減できる半導体装置及びその製造方法を提供する。
【解決手段】 本発明に係る半導体装置は、層間絶縁膜２０上に形成されたヒューズ素子２２と、前記ヒューズ素子２２の一端に繋げられた第１のパッド２３ａと、前記ヒューズ素子２２の他端に繋げられた第２のパッド２３ｂと、ヒューズ素子２２、第１、第２のパッド２３ａ，２３ｂ及び層間絶縁膜２０の上に形成されたパッド保護膜２４と、パッド保護膜２４に形成され、第１のパッド２３ａ上に位置する第１のパッド開口部２４ａと、パッド保護膜に形成され、第２のパッド２３ｂ上に位置する第２のパッド開口部２４ｂとを具備し、ヒューズ素子２２は、第１のパッドと第２のパッドとの間に電流を流して溶断されるものである。 （もっと読む）

【課題】 本発明は、犠牲ハードマスクのエッチング選択比を増加させ、パターン変形を最小化できる半導体素子の製造方法を提供すること。
【解決手段】 本発明は、被エッチング層上に犠牲ハードマスク用の非結晶性炭素膜を形成するステップと、該犠牲ハードマスク用の非結晶性炭素膜上にフォトレジストパターンを形成するステップと、該フォトレジストパターンをエッチングマスクとして前記犠牲ハードマスク用の非結晶性炭素膜をエッチングし、犠牲ハードマスクを形成するステップと、少なくとも前記犠牲ハードマスクをエッチングマスクとして前記被エッチング層をエッチングし、所定のパターンを形成するステップとを含む。 （もっと読む）

【課題】コリメータを備えるスパッタリング装置の生産効率を向上させることのできる技術を提供する。
【解決手段】上部シールド１３の上部折曲部１３ａと下部折曲部１３ｂとの上下垂直位置の距離を相対的に短く、上部シールド１３の下縁部の内径を相対的に広くして、ターゲット３と上部シールド１３との間の隙間量を相対的に広くし、さらに台座リング１５の内径を相対的に広く、台座リング１５の高さを相対的に低くして、パッキングプレート１１（ターゲット３）と台座リング１５との間の隙間量を相対的に広くすることにより、ターゲット３と上部シールド１３との接触またはパッキングプレート１１（ターゲット３）と台座リング１５との接触を回避する。 （もっと読む）

【課題】 無機ポーラス低誘電率材料に及ぼすダメージを大幅に低減し、容易且つ確実にビア孔及び配線溝の形成等を行う。
【解決手段】 ＳｉＯＣ系低誘電率材料からなる第１の絶縁膜１１２と、ポーラスシリカからなる第２の絶縁膜１１３を積層して配線間絶縁膜１１１を形成し、ＣＦ₄を含有するエッチングガスで第２の絶縁膜１１３を、Ｃ₄Ｆ₆を含有するエッチングガスで第１の絶縁膜１１２をそれぞれドライエッチングする。 （もっと読む）

【課題】 微細化された半導体装置において、半導体素子相互間及び配線相互間に層間絶縁膜が十分に埋め込む。
【解決手段】半導体基板１に形成された半導体素子と、半導体素子上及び半導体基板１上に位置し、下地膜としての第１の絶縁膜９ａと、第１の絶縁膜９ａ上に位置し、Ｏ_３とＴＥＯＳを反応させるＣＶＤ法により形成された第２の絶縁膜９ｂと、第２の絶縁膜９ｂ上に位置し、プラズマＣＶＤ法により形成され、表面がＣＭＰ法により平坦化された第３の絶縁膜９ｃと、第１乃至第３の絶縁膜に形成され、半導体素子上に位置する接続孔１０ａ，１０ｂと、接続孔１０ａ，１０ｂに埋め込まれた導電体１１ａ，１１ｂと、第３の絶縁膜９ｃ上に形成され、導電体１１ａ，１１ｂを介して半導体素子に接続する配線１２ａ，１２ｂとを具備する。 （もっと読む）