【課題】端子間の接合性に優れ高い信頼性を備えたものにするとともに、端子の狭ピッチ化も容易に対応できる電子装置、電子装置の製造方法、電子機器を提供する。
【解決手段】本発明の半導体装置１は、半導体基板１０と、半導体基板１０に形成された貫通孔７内に設けられるとともに半導体基板１０の能動面１０Ａ側に部分的に突出する貫通電極５と、を有し、貫通電極５は、樹脂コア９と、樹脂コア９の少なくとも一部を覆う導電膜１５と、を有する。 （もっと読む）

【課題】多層配線構造の半導体装置のパッケージ工程や環境試験において、膜剥れが起き難い技術を提供する。
【解決手段】絶縁層中に配線層が構成された下層配線層、前記下層配線層上に設けられた層間絶縁層、前記層間絶縁層の上に設けられた絶縁層中に配線層が構成された上層配線層、及び前記層間絶縁層に構成された前記下層配線層の配線層と前記上層配線層の配線層とを電気的に接続する為の接続層とを具備する半導体装置において、
前記層間絶縁層Ａ７に、該層間絶縁層Ａ７の上層および／または下層に繋がる埋設層Ａ１５が構成され、前記埋設層Ａ１５および接続層Ａ１２を有する層間絶縁層Ａ７の平均弾性率が１０ＧＰａ以上であるよう構成されてなる半導体装置。 （もっと読む）

【課題】能動素子、受動素子等の損傷や特性変化を防止しつつ、より小型化が図れる半導体装置を提供する。
【解決手段】複数の層２〜４が積層された半導体装置において、最上部に位置する第１配線層５９と、最上部から下方の２番目に位置する第２配線層５４と、第１配線層５９と第２配線層５４の間に形成された金属膜５６と、金属層５６の外周に形成され、第１配線層５９と第２配線層５４を接続する第１導電性プラグ５８と、金属膜５６及び第１配線層５９の上方に形成されたパッド６２と、パッド６２と第１配線５９を接続する第２導電性プラグ６１とを有する。 （もっと読む）

【課題】ゲート電極の抵抗を低減しつつ、寄生容量やチップ面積の増大を抑制して、高周波特性を向上できる半導体装置を提供する。
【解決手段】実施形態の半導体装置は、ソース拡散層１１０とドレイン拡散層１２０とゲート電極１００とにより構成された単位電界効果トランジスタを電気的に並列接続したマルチフィンガー構造の電界効果トランジスタと、この電界効果トランジスタの上部に電気的に接続した多層配線構造とを備え、ソース拡散層１１０の第２の配線（Ｍ１配線１５０）およびドレイン拡散層１２０の第３の配線（Ｍ１配線１５０）より上層にゲート電極１００の第１の配線（Ｍ２配線１６０）を設けるものである。 （もっと読む）

【課題】半導体装置の小型化が進んでも半導体装置の信頼性向上を図ることができる技術を提供する。
【解決手段】本発明の技術的思想は、積層形成される窒化シリコン膜ＳＮ１〜ＳＮ３のそれぞれの膜厚を一定値ではなく、トータルの総膜厚を一定に保ちながら、上層の窒化シリコン膜ＳＮ３から下層の窒化シリコン膜ＳＮ１にしたがって膜厚を薄くするように構成している点にある。これにより、歪シリコン技術を実効あらしめる窒化シリコン膜ＳＮ１〜ＳＮ３の引張応力を確保しながら、特に、最上層の窒化シリコン膜ＳＮ３の埋め込み特性を改善できる。 （もっと読む）

【課題】半導体装置における基板貫通電極の形成において、貫通電極形成用穴内部にバリア層やめっきのためのシード層を成膜する際、貫通電極穴内部の成膜レートと、基板平面部の成膜レートが大きく異なるために、貫通電極形成用穴内部で所定の膜厚を得ようとすると、基板平面部には必要以上の厚みをもった膜が形成されてしまう。結果として、後工程でのウエットエッチングによる配線パターニングの際に、基板横方向へのエッチング液の入り込みによる大幅な寸法シフトが発生し、微細化の妨げとなっている。
【解決手段】貫通電極形成用穴の開口部を除く基板平面部にフォトレジストを形成してから成膜を行い、成膜後にフォトレジスト表面に付着した膜と共にフォトレジストを除去することで、貫通電極形成用穴内部に付着した薄膜は残したまま基板平面部を露出され、改めて基板平面部に必要分だけ成膜を行うことで課題を解決する。 （もっと読む）

【課題】半導体集積回路装置の集積度の向上を図ることのできる技術を提供する。
【解決手段】セルの高さ方向に隣接して配置されるセルｒｏｗ上段の２入力ＮＡＮＤ回路６とセルｒｏｗ下段のインバータ回路１との間の結線に、２層目以上の配線を用いずに、１層目の配線Ｍ１よりも下層に位置し、２入力ＮＡＮＤ回路６またはインバータ回路１を構成するＭＩＳＦＥＴのゲート電極７Ｎ２，７Ｐ２と一体化した導電体膜からなる配線８を用いる。 （もっと読む）

【課題】本発明は、半導体素子及びその製造方法を開示する。
【解決手段】本発明は、コア/周辺回路領域でトランジスタの接合領域とメタルラインを、ビットラインを利用して連結せずメタルプラグを利用して連結することにより、コア/周辺回路領域に形成されるビットライン等もセル領域と同様に均一な形態のパターンを有することができるようにする。これを介し、本発明ではコア/周辺回路領域におけるビットラインパターニングの不良を防止し、ビットライン形成時にSPT(Spacer Pattern Technology)を適用することができる。 （もっと読む）

【課題】配線層に新たな機能を有する素子を設けた半導体装置を提供する。
【解決手段】半導体基板上に形成された第１配線層１５０、及び半導体素子２００を備える。第１配線層１５０は、絶縁層１５６と、絶縁層１５６の表面に埋め込まれた第１配線１５４とを備える。半導体素子２００は、半導体層２２０、ゲート絶縁膜１６０、及びゲート電極２１０を備える。半導体層２２０は、第１配線層１５０上に位置する。ゲート絶縁膜１６０は、半導体層２２０の上又は下に位置する。ゲート電極２１０は、ゲート絶縁膜１６０を介して半導体層２２０の反対側に位置する。 （もっと読む）

【課題】Ｑ値の高いモノリシックインダクタ素子を備える半導体装置及びその製造方法を提供する。
【解決手段】半導体装置５０は、半導体基板１と、半導体基板１上に設けられた層間絶縁膜６と、層間絶縁膜６の上部に埋め込むように設けられ、スパイラルパターンを有する第１インダクタ配線層７と、層間絶縁膜６上及び第１インダクタ配線層７上を覆うように設けられ、第１インダクタ配線層７に沿って延びる少なくとも一つの溝状接続孔１０を有するバリア絶縁膜９と、バリア絶縁膜１０上に、第１インダクタ配線層７に沿って延びるように形成されると共に、溝状接続孔１０を埋め込んで第１インダクタ配線層７に電気的に接続された第２インダクタ配線層１１とを備える。第２インダクタ配線層１１は、その長さ方向に延びるように上面側に設けられた少なくとも一つの溝状凹部１２を有する。 （もっと読む）

【課題】エアギャップ部を有し、かつ、高い機械的強度を有する半導体装置およびその製造方法を提供する。
【解決手段】酸素を含有する層間絶縁膜ＩＬ１の複数の溝部の側壁を被覆するバリア金属層ＡＬが形成される。複数の溝部を充填するように配線金属層ＰＣが形成される。層間絶縁膜ＩＬ１の酸素を熱拡散させることによってバリア金属層ＡＬの少なくとも一部を酸化することで、酸化物バリア層ＢＬ１が形成される。配線金属層のうち複数の溝部の外側の部分を除去することによって、第１および第２の配線間領域ＩＷ１，ＩＷ２と第１〜第３の配線ＷＲ１〜ＷＲ３とが形成される。第１の配線間領域ＩＷ１を覆い、かつ第２の配線間領域ＩＷ２上に開口部ＯＰを有するライナー膜ＬＮ１が形成される。開口部ＯＰを介したエッチングが行なわれる。 （もっと読む）

【課題】ボラジン系化合物の絶縁膜を用いて、絶縁材料と配線材料との間の密着性や、機械強度等の特性が向上された半導体装置およびその製造方法を提供する。
【解決手段】凹部に第１の導体層が埋め込まれた第１の絶縁層と、第１の絶縁層上に形成されたエッチングストッパー層と、エッチングストッパー層上に形成された第２の絶縁層と、第２の絶縁層上に形成された第３の絶縁層と、第２の絶縁層と第３の絶縁層との凹部に埋め込まれた第２の導体層と、を含む半導体装置であって、第２の絶縁層および第３の絶縁層は、炭素含有ボラジン化合物を原料として化学的気相反応成長法によって形成され、第３の絶縁層の炭素含有率が、第２の絶縁層の炭素含有率よりも小さく、第２の導体層の外周に、金属材料で構成された導体拡散防止層が形成されている半導体装置である。 （もっと読む）

【課題】断線が発生することを抑制可能な配線構造を提供する。
【解決手段】始めに、半導体装置の表面にアルミニウム金属膜５を形成する。次に半導体装置の表面に窒化チタン膜６を形成する。そして最後に半導体装置の表面にアルミニウム金属膜７を形成する。すなわち、シリコン基板１と電極４とを接続する電気配線を金属膜の３層構造により段階的に形成する。これにより、シリコン基板１と絶縁膜２との間に形成される段差の底部部分において金属膜の被覆率が低くなることによって断線が生じることを防止できる。 （もっと読む）

【課題】ＭＩＭ構造のキャパシタを含む半導体装置において、安定した容量値を与える。
【解決手段】半導体装置１００は、基板（不図示）上に形成された絶縁膜１５４、同層に形成されるとともに、絶縁膜１５４を介して対向配置された第１の電極および第２の電極、を有するＭＩＭキャパシタ２００とを含む。第１の電極および第２の電極は、それぞれ、基板の積層方向において、他の領域３００に形成されたビア１３０および当該ビア上に当該ビアに接続して設けられた配線１３２が形成された層にわたって延在する第１の高アスペクトビア１１０および第２の高アスペクトビア１２０により構成される。 （もっと読む）

【課題】バリアメタル層を省略して透明画素電極と直接接続させた場合にも低コンタクト抵抗を十分かつ確実に示す表示装置用Ａｌ合金膜を提供する。
【解決手段】表示装置の基板上で、透明導電膜と直接接続されるＡｌ合金膜であって、該Ａｌ合金膜は、Ｇｅを０．０５〜１．０原子％、Ｎｉ、Ａｇ、ＣｏおよびＺｎよりなる群から選択される少なくとも１種を０．０３〜２．０原子％、および希土類元素群から選ばれる少なくとも１種の元素を０．０５〜０．５原子％含有し、かつ、前記Ａｌ合金膜中に、長径２０ｎｍ以上のＧｅ含有析出物が１００μｍ²当たり５０個以上存在することを特徴とする表示装置用Ａｌ合金膜。 （もっと読む）

【課題】エッチングストッパ膜を有し、配線間容量の増大を抑制可能な半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体基板１１と、半導体基板１１の表面上部に配設された層間絶縁膜２９と、層間絶縁膜２９に埋め込まれ、半導体基板１１に対向する上面が層間絶縁膜２９の上面と面一に配設され、互いに離間して配置された複数のビアプラグ３１と、層間絶縁膜２９及びビアプラグ３１の表面上部に配設された層間絶縁膜３９と、層間絶縁膜３９によって分離され、ビアプラグ３１と接続され、ビアプラグ３１に対向する上面が層間絶縁膜３９の上面と面一に配設され、層間絶縁膜３９を挟んで相対向する側面に、層間絶縁膜２９の側から順に、層間絶縁膜２９とはエッチング性が異なり且つ層間絶縁膜３９より比誘電率の高い側壁絶縁膜３５、及び側壁絶縁膜３５とはエッチング性が異なる側壁絶縁膜３７を有する複数の第２配線３３とを備える。 （もっと読む）

【課題】デュアルダマシン法による解像限界以下の溝（トレンチ）及び凹部（孔又はビア）のパターンをＣＤ値を高精度に形成することができる半導体装置の製造方法を提供する。
【解決手段】被エッチング層上に、第１のハードマスク膜と、第２のハードマスク膜とを成膜する成膜工程Ｓ１１と、第１のピッチを有し、第２のハードマスク膜よりなるパターンであって、溝のパターンを形成する際のエッチングマスクとなる溝形成用マスクパターンを形成するための第１の溝形成用マスクパターン形成工程Ｓ１２〜Ｓ１４と、第４のピッチで設けられた開口部を有する第２のレジスト膜と、第２のレジスト膜の開口部と連通し、第２のレジスト膜の開口部の寸法より小さい寸法の開口部を有する第１の有機膜とよりなる第２レジストパターンを用いて、第１のハードマスク膜をエッチングする第１の凹部形成用マスクパターン形成工程Ｓ１５〜Ｓ１８とを有することを特徴とする。 （もっと読む）

【課題】本発明は、しきい値電圧のばらつきが大きいトランジスタのしきい値電圧を調整してしきい値電圧のばらつきを低減することを可能にする。
【解決手段】基板１１と絶縁層１２とシリコン層１３が積層されてなるＳＯＩ基板１０の該シリコン層１３の表面側にトランジスタ２０を形成する工程と、ＳＯＩ基板１０上に、トランジスタ２０を被覆する第１絶縁膜３０と、トランジスタ２０に電気的に接続される配線部４０とを形成する工程と、配線部４０を通じてトランジスタ２０のしきい値電圧を測定する工程と、第１絶縁膜３０表面に第２絶縁膜を介して支持基板を形成する工程と、ＳＯＩ基板１０の裏面側の基板１１と絶縁層１２の少なくとも一部を除去する工程と、測定されたしきい値電圧に基づいてトランジスタ２０のしきい値電圧を調整する工程を有する。 （もっと読む）

【課題】製造ばらつきに関わらず、切断箇所を制御できる構成の電気ヒューズを得る。
【解決手段】半導体装置は、基板（不図示）に形成された電気ヒューズ１００を含む。電気ヒューズ１００は、一端側に設けられた第１の配線１１２と、第１の配線１１２とは異なる層に形成された第２の配線１２２と、第１の配線１１２と第２の配線１２２と接触してこれらを接続する第１のビア１３０と、他端側に設けられ、第１の配線１１２と同層に第１の配線１１２から離間して形成された第３の配線１４２と、第３の配線１４２と第２の配線１２２と接触してこれらを接続し、第１のビア１３０よりも抵抗が低くなるよう構成された第２のビア１３２と、を含み、切断時に電気ヒューズ１００を構成する導電体が外方に流出してなる流出部が形成されて切断される。 （もっと読む）

【課題】炭素元素からなる線状構造体を有する接続部の更なる低抵抗化を実現して、更なる接続部の微細化を可能とする。
【解決手段】ビア孔２８ａ内を充填し、配線溝３２ａの内壁面を覆うように、例えば超臨界ＣＶＤ法により、ビア孔２８ａ内におけるＣＮＴ２８ｄ間の空隙及びＣＮＴ２８ｄの中空内を導電材料３４で埋め込み、ビアプラグ３３と、ビアプラグ３３上で配線溝３２ａの内壁面を覆う下地膜３２ｂとを同時形成する。 （もっと読む）