【課題】クラック伝播を抑制できる新規な構造を有する半導体装置を提供する。
【解決手段】半導体装置は、半導体基板と、半導体基板に形成された半導体素子と、半導体素子を囲む第１金属リングと、半導体素子を覆って形成され、内部に前記第１金属リングが配置された絶縁膜と、絶縁膜に形成された溝とを有し、第１金属リングは、複数の金属層が積層されて形成され、各々の金属層の外側の側面が一致しているか、または、下側に位置する金属層の外側の側面よりも上側に位置する金属層の外側の側面が内側に位置しており、溝の底面は、第１金属リングより内側に配置された第１部分で、第１金属リングの最上層に位置する金属層の上面以下である。 （もっと読む）

【課題】浮遊状態の配線と洗浄水との間において高い密度で電荷が移動することに起因する配線の高抵抗化を防ぐ。
【解決手段】半導体製造装置の製造工程中において、半導体基板１Ｓなどと絶縁された浮遊状態となる銅配線である第１層配線Ｌ１の上面に、電気的に機能する接続ビアＰＬ２と電気的に機能しないダミービアＤＰ２とを接続させて形成する。これにより、第１層配線Ｌ１の上面に接続ビアＰＬ２を形成するためのビアホールを形成した後の洗浄工程中に、第１層配線Ｌ１に溜まった電荷が洗浄水中に移動する際、前記電荷をダミービアＤＰ２形成用のビアホールにも分散させることで、接続ビアＰＬ２形成用のビアホールの底部のみに前記電荷が集中することを防ぐ。 （もっと読む）

【課題】配線におけるエレクトロマイグレーション耐性を向上させる。
【解決手段】ソース領域４２、ソース領域４４およびドレイン領域４６を有するＰ型ＭＯＳＦＥＴ４０と、ソース領域５２、ソース領域５４およびドレイン領域５６を有し、かつＰ型ＭＯＳＦＥＴ４０と隣接するＮ型ＭＯＳＦＥＴ５０と、ドレイン領域４６およびドレイン領域５６に接続するドレイン電極と、ドレイン電極と接続し、かつドレイン電極上に設けられた複数のビア１０と、を備え、Ｐ型ＭＯＳＦＥＴ４０とＮ型ＭＯＳＦＥＴ５０は、インバータ回路を構成しており、ドレイン電極は、ビア１０を介しては、インバータ回路の出力信号配線３０と接続し、他には接続していない。 （もっと読む）

【課題】膜厚の厚い応力緩和層を有するウェハレベルＣＳＰと称される半導体装置において、第１電極と外部電極との接続不良が発生しにくい半導体装置の製造方法を提供する。
【解決手段】（１）応力緩和層を半導体ウェハの上に形成する工程、（２）応力緩和層の一部を除去した開口部を形成し、半導体ウェハ上の第１電極を露出する工程、（３）第１電極と接続し、開口部を充填するポスト部を形成する工程、（４）外部電極とポスト部を接続するための再配線層を応力緩和層の上に形成する工程、（５）再配線層の上に再配線保護層を形成する工程、（６）再配線保護層の一部を除去して、外部電極を形成するための第２電極を露出する工程、（７）第２電極上に外部電極を形成する工程を含む半導体装置の製造方法。 （もっと読む）

【課題】携帯電話などに使用されるハイパワーアンプの出力段は、多数のＬＤＭＯＳＦＥＴセルを集積し、通常、複数のＬＤＭＯＳＦＥＴを構成するＬＤＭＯＳＦＥＴ部を有する。このＬＤＭＯＳＦＥＴセルにおいては、裏面のソース電極と表面のソース領域との間の抵抗を低減するために、半導体基板に高濃度にボロンドープされたポリシリコンプラグが埋め込まれている。本願発明者らが、このポリシリコンプラグについて、検討したところによって、熱処理に起因してポリシリコンプラグの固相エピタキシャル成長により、ポリシリコンプラグが収縮し、それによってシリコン基板に歪が発生し、リーク不良等の原因となることが明らかとなった。
【解決手段】本願発明は、ＬＤＭＯＳＦＥＴを有する半導体集積回路装置において、半導体基板に埋め込まれたシリコン系導電プラグのボロン濃度が、固溶限界内に於いて、８．１ｘ１０^２０ａｔｏｍ/ｃｍ^３以上である。 （もっと読む）

【課題】微細な貫通孔を有する膜を形成することが可能な膜の製造方法、およびこの方法を用いた表示装置の製造方法を提供する。
【解決手段】第１パターンおよび第２パターンを有する凹版を用いて、第１パターンの膜を基材へ形成する第１転写工程と、第１パターンの膜上に第２パターンの膜を形成して、基材上に貫通孔を有する膜を形成する第２転写工程とを備えた膜の製造方法。基板に、ＴＦＴ，絶縁膜および有機ＥＬ素子を順に形成する工程を含み、絶縁膜を形成する工程は、第１パターンおよび第２パターンを有する凹版を用いて、第１パターンの膜を基材へ形成する第１転写工程と、第１パターンの膜上に第２パターンの膜を形成して、基材上に貫通孔を有する膜を形成する第２転写工程とを備えた表示装置の製造方法。 （もっと読む）

【課題】メタルゲート電極とポリシリコン抵抗素子とを同じ半導体基板に混載するとともに、半導体装置の設計の自由度を向上し、また、半導体装置の小型化を図る。
【解決手段】半導体基板１の主面上にゲート絶縁膜を介してＭＩＳＦＥＴ用のメタルゲート電極が形成され、また、半導体基板１の主面上に積層パターンＬＰを介してポリシリコン抵抗素子用のシリコン膜パターンＳＰが形成されている。メタルゲート電極は金属膜とその上のシリコン膜とを有し、積層パターンＬＰは絶縁膜３ａとその上の金属膜４ａとその上の絶縁膜５ａとを有し、絶縁膜３ａは、前記ゲート絶縁膜と同層の絶縁膜により形成され、金属膜４ａはメタルゲート電極の金属膜と同層の金属膜により形成され、シリコン膜パターンＳＰは、メタルゲート電極のシリコン膜と同層のシリコン膜により形成されている。シリコン膜パターンＳＰは、平面視で絶縁膜５ａに内包されている。 （もっと読む）

【課題】配線間の間隙又は配線の下面と基板の上面との間隙に、絶縁膜を埋設することが困難であった。
【解決手段】半導体装置１００の製造方法は、次の工程を含む。すなわち、基板上に絶縁層（絶縁層１０６）を形成する工程。絶縁層１０６の一部を選択的に除去して凹部（配線溝１０７及び配線溝１１０）を形成し、当該凹部内にバリアメタル膜１１２と金属膜１１４とをこの順で埋め込むことにより配線（配線１１５ａ、１１５ｂ）を形成する工程。配線（配線１１５ａ、１１５ｂ）を残しつつ、絶縁層１０６を除去する工程。絶縁層１０６を除去する前記工程後、下記の溶液を用いて、配線（配線１１５ａ、１１５ｂ）の周囲を埋設する層間絶縁層１１８を形成する工程。溶液は、シラン化合物と、界面活性剤からなるポロジェンと、シラン化合物の溶質濃度の増加に応じて、アルコールと比較して、シラン化合物を表面に析出させやすく、かつ増粘しにくいシーター溶媒（アルコール及び水を除く）と、を含むことにより特定される。 （もっと読む）

【課題】特性が良好であり、信頼性の高い半導体チップ、半導体チップの製造方法、および半導体装置を提供する。
【解決手段】実施形態の半導体チップは、第１主面と第２主面とを有し、第１主面側に、素子および配線が配置された回路部と回路部を取り囲むガードリング機構部とが設けられた半導体基板と、第１主面側から第２主面側まで通じるビアホール内に設けられたビアと、第１主面側から第２主面側まで通じる第１トレンチ内に設けられた絶縁層と、を備える。第１主面に対して垂直な方向からみて、ビアホールは、回路部が設けられた回路領域に配置されている。第１トレンチは、回路部を取り囲みガードリング機構部が設けられた外周領域に配置されている。第１主面に対して平行な方向における第１トレンチの幅は、この平行な方向におけるビアホールの幅よりも狭い。 （もっと読む）

【課題】還元性雰囲気による特性劣化を抑制することができる構造の強誘電体キャパシタを提供する。
【解決手段】強誘電体キャパシタ積層構造８は、強誘電体膜３と、強誘電体膜の一方表面に接する下部電極２と、強誘電体膜３の他方表面に接する上部電極４とを含む。上部電極４および下部電極２のうちのうちの少なくともいずれか一方が、酸化物導電体層と金属層とを交互に積層した積層電極構造を有している。この積層電極構造は、酸化物導電体層および金属層のうちの少なくともいずれか一方を２層以上含む。 （もっと読む）

【課題】 シリコン基板を貫通するビアホールの形成時におけるノッチの発生を抑制することができ、製造歩留まり及び信頼性の向上をはかる。
【解決手段】 シリコン基板貫通電極を有する半導体装置の製造方法であって、表面側に機能素子と配線層１５が形成され、且つ配線層１５の下層にエッチング停止層１２を有するシリコン基板１０の表面側に支持基板３０を取着した後、基板１０の裏面側を研削して厚みを減少させる。次いで、基板１０の裏面側に、ビアホール用開口及び該開口よりも小径のダミーホール用開口を有するマスクを形成した後、基板１０の裏面側からエッチングすることにより、配線層１５の一部に達するビアホール４２を形成すると共に、基板１０の途中までダミーホール４３を形成する。次いで、ビアホール４２の側面に絶縁膜４４を形成した後、ビアホール４２内に配線材料を形成する。 （もっと読む）

【課題】メモリ・ロジック混載型の半導体装置の高性能化を可能にする技術を提供する。
【解決手段】ストッパ膜１７は、ストッパ膜１３及び層間絶縁膜１４から成る絶縁層上に形成されている。コンタクトプラグ１６，６５，６６のそれぞれは、その上面がストッパ膜１７から露出するように、ソース・ドレイン領域９，５９とそれぞれ電気的に接続されてストッパ膜１３、層間絶縁膜１４及びストッパ膜１７に設けられている。絶縁層２０は、ストッパ膜１７及びコンタクトプラグ１６，６５，６６の上に設けられている。キャパシタ８２の下部電極は、メモリ形成領域において、コンタクトプラグ６６の上面とストッパ膜１７の上面とに接触するように絶縁層２０内に設けられている。 （もっと読む）

【課題】層間絶縁膜のコンタクトホールの内部にコンタクト用導電膜および埋め込み膜を設けた場合でも、コンタクトホールの外部で画素電極とコンタクト用導電膜とを確実に導通させることができる電気光学装置の製造方法を提供すること。
【解決手段】電気光学装置１００を製造するにあたって、層間絶縁膜４５上にコンタクトホール４５ａの底部４５ｅおよび内壁４５ｆに重なるコンタクト用導電膜９０をＩＴＯ膜により形成した後、コンタクトホール４５ａの内部を埋める埋め込み膜４８をシリコン酸化膜により形成し、その後、埋め込み膜４８に対して反応性イオンエッチングを行い、コンタクト用導電膜９０を露出させる。また、コンタクトホール４５ａの内部には埋め込み膜４８を残す。その際、埋め込み膜４８とコンタクト用導電膜９０とのエッチング選択比を利用して埋め込み膜４８を選択的に除去してコンタクト用導電膜９０を露出させる。 （もっと読む）

【課題】ＬＴＨＣ膜に由来する基板の汚染を低減する。
【解決手段】基板の第１の主面を光熱変換膜を介して支持基板に張付ける工程と、支持基板上に露出した光熱変換膜を除去する工程と、を有することを特徴とする半導体装置の製造方法。支持基板上に光熱変換膜を形成する工程と、半導体基板より外側に光熱変換膜が延在するように半導体基板を前記支持基板に張付ける工程と、光熱変換膜に汚染防止処理を行う工程と、支持基板と半導体基板とを分離させる工程と、を有することを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】縦型トランジスタの特性にばらつきが生じることを抑制する。
【解決手段】半導体基板１００には縦型ＭＯＳトランジスタ２０が形成されている。半導体基板１００の表面上には、第１層間絶縁膜３００及び第１ソース配線３１２が形成されている。第１ソース配線３１２は、第１層間絶縁膜３００上に形成されており、平面視で縦型ＭＯＳトランジスタ２０と重なっている。第１層間絶縁膜３００にはコンタクト３０２が埋め込まれている。コンタクト３０２は、縦型ＭＯＳトランジスタ２０のｎ型ソース層１４０と第１ソース配線３１２とを接続している。そして第１ソース配線３１２には、複数の開口３１６が形成されている。 （もっと読む）

【課題】信号速度の遅延を防止することができる半導体装置を提供する。
【解決手段】本実施形態の半導体装置は、基板上に成膜された第１の絶縁膜と、配線と、第２の絶縁膜とを持つ。前記配線は、前記第１の絶縁膜に互いに平行に所定間隔で形成されたトレンチを埋め込むように金属で形成される。前記第２の絶縁膜は、前記第１の絶縁膜と前記配線とを覆うように前記第１の絶縁膜よりも誘電率の高い材料で成膜される。前記配線間の領域における前記第２の絶縁膜の下面は、前記配線の上面の周縁を互いに結ぶ面に対して上方へ離隔している。 （もっと読む）

【課題】配線レイアウトや配線構造の複雑化や大幅な変更を伴うことなく、積層配線間に生じるクロストークノイズを低減する。
【解決手段】配線１０３上に絶縁膜１０４及び１０６を挟んで配線１０８が形成されている。配線１０３と配線１０８とは平面視において少なくとも部分的にオーバーラップしている。少なくとも配線１０３と配線１０８とのオーバーラップ部分の前記絶縁膜中に導電性シールド層１０５が形成されている。 （もっと読む）

【課題】半導体基板内又は基板上に形成された構造内の埋込ボイドを検出するための方法を提供する。
【解決手段】構造を形成するための少なくとも１つの処理ステップを実施する工程と、基板の質量Ｍ_１を測定する工程と、熱処理を実施する工程と、基板の質量Ｍ_２を測定する工程と、前記実施した熱処理の前後で測定した基板の質量の差を計算する工程と、前記質量の差を所定値と比較することにより、前記構造内の埋込ボイドの存在を推測する工程とを含む。 （もっと読む）

【課題】基板貫通電極の周囲に形成される絶縁分離部において、埋め込まれる絶縁膜が接合面を有していると、基板裏面の研削後の絶縁分離部は、接合面が基板主面から基板裏面に達することで、機械的強度が低下しやすく、貫通電極に応力を印加した場合に絶縁分離部の内側領域が孤立しやすい。
【解決手段】絶縁分離部５に埋め込まれる絶縁膜を第１の絶縁膜３と第２の絶縁膜４の少なくとも２段の積層構造とすることで、第１の絶縁膜３の接合面３Ｓと第２の絶縁膜４の接合面４Ｓとが第２の絶縁膜４の底面の接合面のない領域で分断され、機械的強度が増加し、絶縁分離部の内側領域の孤立を阻止することができる。 （もっと読む）

【課題】 ３次元集積化構造中の不良を超音波スキャンによって検出することであって、シリコンウエハなどのボードに配列されているシリコン貫通配線（ＴＳＶ）においてプロセス中に発生してしまう可能性のあるボイドの存在を非破壊的に検出すること。
【解決手段】 ボード面にわたって超音波スキャンをすると、（はんだ）バンプ等が物理的な遮蔽物として超音波を散乱させてしまい、超音波スキャンによる測定を妨げてしまう。そこで、これら複数のＴＳＶの中から、テスト要素グループ（ＴＥＧ）に属する単数または複数のＴＳＶを選び出すにあたって、物理的な遮蔽物を少なく存在するように選び出す。 （もっと読む）