【課題】ウエハ等の基板に設けられた縦孔内に、脱落、抜け等を生じることなく、完全充填された縦導体充填構造を提供すること。
【解決手段】基板１の厚み方向に設けられた縦孔３内に縦導体５を充填した縦導体充填構造であって、孔開口端が内側に突出する凸縁３１となっており、凸縁３１−３１間で見た孔径Ｄ１が、孔内壁面３−３間で見た内径Ｄ２よりも小さい。 （もっと読む）

【課題】半導体装置の特性の向上を図る。
【解決手段】本発明の半導体装置は、（ａ）素子分離領域ＳＴＩにより囲まれた半導体領域３よりなる活性領域Ａｃに配置されたＭＩＳＦＥＴと、（ｂ）活性領域Ａｃの下部に配置された絶縁層ＢＯＸとを有する。さらに、（ｃ）活性領域Ａｃの下部において、絶縁層ＢＯＸを介して配置されたｐ型の半導体領域１Ｗと、（ｄ）ｐ型の半導体領域１Ｗの下部に配置されたｐ型と逆導電型であるｎ型の第２半導体領域２Ｗと、を有する。そして、ｐ型の半導体領域１Ｗは、絶縁層ＢＯＸの下部から延在する接続領域ＣＡを有し、ｐ型の半導体領域１Ｗと、ＭＩＳＦＥＴのゲート電極Ｇとは、ゲート電極Ｇの上部から接続領域ＣＡの上部まで延在する一体の導電性膜であるシェアードプラグＳＰ１により接続されている。 （もっと読む）

【課題】ＴＳＶ付き半導体装置において、貫通孔側面すべてにバリア及びシード層を成膜しないことで、空隙の発生を防止する。
【解決手段】
第１の溝部、及び前記第１の溝部より水平断面積が小さい第２の溝部からなる凸状溝部を画成し、且つ、前記第１及び第２の溝部により両端を開口する貫通ビアホールが形成される半導体基板と、前記第１の溝部の内面から、前記第２の溝部の側面の一部まで被覆して、前記貫通ビアホールの側面に隆起するバリア層およびシード層と、前記シード層の表面上、及び、前記シード層で被覆されていない前記第２の溝部内部に形成されて、前記半導体基板の両表面から露出する電極と、を備える半導体装置が提供される。 （もっと読む）

【課題】第２の金属膜を形成するためのめっき液が電極と反応することを抑制することができる半導体装置と、その製造方法を提供する。
【解決手段】半導体基板１２の表面の一部に形成されている表面電極１４の外周縁部の表面を被覆する保護膜１６を形成する。保護膜１６の内周端面３０に複数個の凹部３２を形成する。表面電極１４のうち保護膜１６で被覆されていない部分の表面に第１の金属膜１８を形成する。第１の金属膜１８は、その一部が凹部３２の間に入り込んで形成される。次いで、第１の金属膜１８の表面に、第１の金属膜１８と異なる金属で第２の金属膜２０を形成する。 （もっと読む）

【課題】個別の工程で形成されることで分離して配置された電極どうしを断線することなく接続できる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板の主面に第１の絶縁膜を介して形成された第１の電極と、半導体基板の主面に第２の絶縁膜を介して形成された第２の電極との間に補償膜を埋設する。第１の電極及び第２の電極上には、第１の電極の上面及び第２の電極の上面と接触する、第１の電極の上面から補償膜の上面を経由して第２の電極の上面まで到達する配線を形成する。 （もっと読む）

【課題】トランジスタのオン電流を十分に確保することが可能な信頼性の高い半導体装置を提供する。
【解決手段】活性領域６を分断する２つの埋め込みゲート用の溝部８ａ，８ｂにゲート絶縁膜９を介して埋め込まれたゲート電極７ａ，７ｂと、ビットコンタクト用の溝部１２を挟んで対向する一対の埋め込みゲート用の溝部８ａ，８ｂの底部に不純物が拡散された領域１３ａ，１３ｂと、ビットコンタクト用の溝部１２に不純物が拡散された領域１３ｃと、が結合されて設けられた第１の不純物拡散層１３と、中央部を挟んだ両側に位置する活性領域６ａ，６ｃに、ゲート電極７ａ，７ｂの上面と同程度の深さで不純物を拡散させることによって形成された第２の不純物拡散層１４ａ，１４ｂとを備える。 （もっと読む）

【課題】隣接するＳＯＩ領域とバルクシリコン領域とが短絡することを防止する。
【解決手段】一つの活性領域内にＳＯＩ領域およびバルクシリコン領域が隣接する半導体装置において、それぞれの領域の境界にダミーゲート電極８を形成することにより、ＢＯＸ膜４上のＳＯＩ膜５の端部のひさし状の部分の下部の窪みにポリシリコン膜などの残渣が残ることを防ぐ。また、前記ダミーゲート電極８を形成することにより、それぞれの領域に形成されたシリサイド層１４同士が接触することを防ぐ。 （もっと読む）

【課題】微細化が可能な半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、上面に、一方向に延び上方に突出した複数本のアクティブエリアが形成された半導体基板と、前記アクティブエリア間のトレンチの下部に埋め込まれた素子分離絶縁体と、第１の絶縁材料からなり、前記素子分離絶縁体の直上域に配置され、下部が前記トレンチ内に配置され、上部が前記アクティブエリアの上端よりも上方に突出した絶縁ブロックと、前記第１の絶縁材料とは異なる第２の絶縁材料からなり、前記半導体基板及び前記絶縁ブロックの上方に設けられた層間絶縁膜と、前記層間絶縁膜内に形成され、下端が前記アクティブエリアの上面に接続されたコンタクトと、を備える。前記コンタクトにおける前記絶縁ブロックの直上域に位置する部分の下面は、前記コンタクトにおける前記アクティブエリアの直上域に位置する部分の下面よりも上方に位置している。 （もっと読む）

【課題】良好な電気的特性が得られる不揮発性記憶素子及びその製造方法を提供する。
【解決手段】第１の配線１０３と、第１の配線１０３上に形成され、第１の配線１０３に接続される第１のプラグ１０７及び第２のプラグ１０８と、第１電極１０９、第２電極１１３、及び抵抗変化層１１２を有し、第１のプラグ１０７上に形成され、第１電極１０９が第１のプラグ１０７と電気的に接続されている抵抗変化素子１１４と、抵抗変化素子１１４上に形成され、第２電極１１３と電気的に接続されている第２の配線１１９と、第２のプラグ１０８上に形成され、第２のプラグ１０８と電気的に接続されている第３の配線１２１とを備え、第１のプラグ１０７の上面と第２のプラグ１０８の上面とが略同一平面内に形成され、かつ第２の配線１１９の上面と第３の配線１２１の上面とが略同一平面内に形成されている。 （もっと読む）

【課題】トリミングヒューズの上の絶縁膜が、トリミングヒューズの機能を高めるために適正な状態を維持することが可能な半導体装置を提供する。
【解決手段】表面を有する絶縁膜ＩＩＩ上のヒューズ配線Ｆ１と、ヒューズ配線Ｆ１上の層間絶縁層ＩＩ１，ＩＩ２，ＰＩと、層間絶縁層ＩＩ１，ＩＩ２，ＰＩの内部に位置する、ヒューズ配線Ｆ１と平面視において重ならない領域に形成された電極部ＰＤとを備える。上記ヒューズ配線Ｆ１の真上のうち少なくとも一部の第１の領域において、層間絶縁層ＩＩ１，ＩＩ２，ＰＩの厚みが、第１の領域以外の第２の領域における層間絶縁層ＩＩ１，ＩＩ２，ＰＩの厚みより薄くなるようにトリミング開口部ＬＴＣが形成される。トリミング開口部ＬＴＣの内側において側壁および底面の少なくとも一部を覆うアルミニウム薄膜部ＳＡＬを備える。アルミニウム薄膜部ＳＡＬは、側壁の少なくとも一部から、底面より上側において上記表面に沿う方向に連なる。 （もっと読む）

【課題】貫通電極の基板等との熱膨張率差に起因する変形を抑えるにあたり、製造プロセスの工程数を増加させることなく貫通電極の側面形状に起因するデバイス特性の劣化を抑止する、信頼性の高い電子デバイスを提供する。
【解決手段】基板１と、基板１の表面上方に形成された配線１８と、基板１の裏面から基板１を貫通しており、基板１の深さ方向において、第１の開孔１Ａａと、第１の開孔１Ａａよりも開口総面積が小さい第２の開孔１Ａｂとが接続された貫通孔１Ａに形成されてなる貫通ビア３０とを含み、貫通ビア３０は、第１の開孔１Ａａに形成された第１の電極部３０ａと、第２の開孔１Ａｂに形成された第２の電極部３０ｂとが、最外側面が一体形成される。 （もっと読む）

【課題】半導体装置内の回路に用いる構造として、半導体回路の電極体と導通電極とのコンタクト抵抗を良好に維持する。
【解決手段】半導体装置内の回路に用いる構造として、半導体回路の電極体とするシリサイドと、そのシリサイドと電気的に接続され、ストッパ層を取り除いて該シリサイドの側面を露出させた空間に形成された導通電極とするコンタクトプラグとを設ける。 （もっと読む）

【課題】コンタクトホールの一部が素子分離領域上に配置された構造の半導体装置において、短絡及び接合漏れ電流の増大を抑制する。
【解決手段】半導体装置５０は、半導体基板１０における活性領域１０ａを取り囲むように形成された溝１５ｂに素子分離絶縁膜１５ａが埋め込まれた素子分離領域１５と、活性領域１０ａに形成された不純物領域２６と、半導体基板１０上を覆う層間絶縁膜２８と、層間絶縁膜２８を貫通し、活性領域１０ａ上及び素子分離領域１５上に跨って形成されたコンタクトプラグ３４と、少なくともコンタクトプラグ３４下方において、不純物領域２６上に形成された金属シリサイド膜３３とを備える。素子分離領域１５は、コンタクトプラグ３４の下方において、素子分離絶縁膜１５と活性領域１０ａとの間に設けられた保護絶縁膜３５を更に有する。 （もっと読む）

【課題】電極パッドと貫通電極との接続面積を確保しつつ、下地膜が確実に形成される半導体装置、半導体装置の製造方法、回路基板および電子機器を提供する。
【解決手段】半導体基板１０の能動面１０ａ側に設けられた第一絶縁膜２２と、第一絶縁膜２２上に設けられた電極パッド１２と、電極パッド１２の形成位置に対応し、半導体基板１０および第一絶縁膜２２に形成された貫通孔Ｈ３と、貫通孔Ｈ３の少なくとも側面に設けられた第二絶縁膜２３と、第二絶縁膜２３と電極パッド１２とを覆うように設けられた下地膜２４と、下地膜２４の内側で、貫通孔Ｈ３に埋め込まれた導電材料からなる貫通電極３０と、を具備した半導体装置１００において、貫通孔Ｈ３の側面と電極パッド１２の裏面との角部２３ａに、第二絶縁膜２３がフィレット状に形成されている。 （もっと読む）

【課題】３層以上の配線を接続する際に、最も効率的にかつ最小面積で接続を行えるコンタクト構造を実現可能な半導体装置およびその製造方法、並びに表示装置を提供する。
【解決手段】基板２０１上に３層以上のｎ層の導電層２０２〜２０４が積層して形成され、ｎ層の導電層がコンタクトパターンを介して接続され、コンタクトパターンが形成される一つの主コンタクト領域には、（ｎ−１）個の導電層２０２，２０３を接続する（ｎ−１）個の接続領域２１１，２１２を有し、（ｎ−１）個の導電層のうち基板２０１に対する積層方向（基板２０１の主面に対する法線方向）において第１層より上層の導電層は、その終端部がコンタクトパターンＣＰＴＮの縁の一部に臨むように形成され、（ｎ−１）個の導電層は、第ｎ層の導電層により電気的に接続されている。第ｎ層の導電層は、コンタクトパターンＣＰＴＮであるコンタクト孔を埋めつくよう形成されている。 （もっと読む）

【課題】 ビア形成時のエッチングによる基板や配線への影響を抑制しつつ積層された半導体ウェハの回路どうしを接続する。
【解決手段】 半導体装置の製造方法は、第１基板と第１基板の一面と接するように形成された第１絶縁層を有する第１の半導体ウェハと、第２基板と第２基板の一面と接するように形成された第２絶縁層を有する第２の半導体ウェハを接合する工程と、第１基板の他面に第３絶縁層を形成する工程と、第３絶縁層、第１基板、及び第１絶縁層を貫通し第２絶縁層に形成された第２の配線上に第２絶縁層が残るようにエッチングを行い第１接続孔を形成する工程と、第１接続孔に絶縁膜を形成する工程と、第２の配線上の第２絶縁層及び絶縁膜のエッチングを行い第２接続孔を形成し第２の配線を露出させる工程と、第１及び第２接続孔の内部に形成され第２の配線と接続する第１のビアを形成する工程とを備え、第１基板の他面に形成された第１接続孔の径は第３絶縁層に形成された前記第１接続孔の径より大きい。 （もっと読む）

【課題】 ２層構造のビットライン配線において、製造工程を減少することができる半導体記憶装置及びその製造方法を提供する。
【解決手段】 実施形態に係る半導体記憶装置は、半導体基板を持つ。前記半導体基板上に第１及び第２のコンタクトプラグが設けられる。前記第１のコンタクトプラグに接する第１のビットラインが設けられ、前記第２のコンタクトプラグ上には第２のビットラインが設けられる。前記第１のコンタクトプラグは、前記第１のビットラインの上面と接し、かつ前記第２のビットラインと電気的に絶縁しており、前記第２のビットラインの底面の高さは、前記第１のビットラインの上面よりも高い。 （もっと読む）

【課題】半導体基板に形成された開口部の側壁全体を均一に成膜することのできる半導体装置の製造方法を提供する。
【解決手段】本発明の一実施形態に係る半導体装置の製造方法は、底壁及び複数の凹部を有する側壁により構成された開口部を素子が形成された半導体基板に形成し、前記開口部側から蒸着又はスパッタリングを行い、前記底壁及び前記側壁の各凹部の前記底壁側に成膜部材を堆積させ、前記半導体基板に所定の電圧を印加しつつスパッタリングを行うことにより前記成膜部材を前記側壁の各凹部の前記開口部側に堆積させることを特徴とする。 （もっと読む）

【課題】多層配線を形成する際における配線の加工に要する工程を簡便にすることを課題
とする。また、開口径の比較的大きいコンタクトホールに液滴吐出技術やナノインプリン
ト技術を用いた場合、開口の形状に沿った配線となり、開口の部分は他の箇所より凹む形
状となりやすかった。
【解決手段】高強度、且つ、繰り返し周波数の高いパルスのレーザ光を透光性を有する絶
縁膜に照射して貫通した開口を形成する。大きな接触面積を有する１つの開口を形成する
のではなく、微小な接触面積を有する開口を複数設け、部分的な凹みを低減して配線の太
さを均一にし、且つ、接触抵抗も確保する。 （もっと読む）

【課題】高集積化を図ることができる半導体装置及びその製造方法を提供することである。
【解決手段】実施形態に係る半導体装置は、半導体基板と、前記半導体基板上に設けられ、相互に平行に延びる複数本の積層体であって、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極上に設けられた絶縁膜と、を有する積層体と、前記ゲート電極の上端部の側面を覆い、前記ゲート電極における前記ゲート絶縁膜に接する部分の側面は覆わない絶縁側壁と、前記半導体基板上に設けられ、前記積層体を覆う層間絶縁膜と、前記層間絶縁膜内における前記積層体の相互間に設けられ、前記半導体基板に接続されたコンタクトと、を備える。 （もっと読む）