【課題】配線層の膜応力を低減し、製造歩留まりを向上することが可能な半導体装置およびその製造方法並びに表示装置および電子機器を提供する。
【解決手段】本技術の半導体装置は、一方向に延在する複数の第１配線層と、第１配線層の間に設けられた第１配線層よりも膜厚が薄いゲート電極と、第１配線層およびゲート電極上に形成された絶縁膜と、絶縁膜上の前記ゲート電極に対応する位置にチャネル領域を有する半導体層と、半導体層上に設けられた層間膜と、層間膜上に形成されると共に、層間膜に設けられた貫通孔を介して半導体層と接続された第２配線層とを備えている。 （もっと読む）

【課題】接続孔部分における電気的特性のばらつきを低減することにより、半導体装置の信頼性および製造歩留まりを向上させることのできる技術を提供する。
【解決手段】成膜装置のドライクリーニング処理用のチャンバ５７に備わるウエハステージ５７ａ上に半導体ウエハＳＷを置いた後、還元ガスを供給して半導体ウエハＳＷの主面上をドライクリーニング処理し、続いて１８０℃に維持されたシャワーヘッド５７ｃにより半導体ウエハＳＷを１００から１５０℃の第１の温度で熱処理する。次いで半導体ウエハＳＷをチャンバ５７から熱処理用のチャンバへ真空搬送した後、そのチャンバ５７において１５０から４００℃の第２の温度で半導体ウエハＳＷを熱処理することにより、半導体ウエハＳＷの主面上に残留する生成物を除去する。 （もっと読む）

【課題】高い歩留まりを実現できる半導体装置の製造方法を提供する。
【解決手段】実施形態によれば、半導体装置の製造方法は、基板１１上の絶縁層１３に形成された第１の凹部１４および第１の凹部１４よりも幅が狭い第２の凹部１５に、基板１１を銅が流動可能なリフロー温度に加熱した状態で、第１の銅膜２１を形成する工程を備えている。また、前記半導体装置の製造方法は、第１の銅膜２１上に、不純物濃度が第１の銅膜２１よりも高い第２の銅膜２２を、第１の銅膜２１の形成時よりも流動性が小さい状態で形成する工程を備えている。 （もっと読む）

【課題】空洞部の破壊を防ぐと共に、基板間の接続の信頼性を向上できるようにした半導体装置の製造方法及び半導体装置、電子機器を提供する。
【解決手段】第１の基板は、第１の面と第２の面とを有する第１の基材と、第１の基材の第１の面側に設けられた犠牲層と、第１の基材の第１の面と第２の面との間を貫通する貫通電極と、貫通電極と第１の基材との間に設けられた絶縁膜と、を有する。第２の基板は、第３の面を有する第２の基材と、第２の基材の第３の面側に設けられたバンプと、第２の基材の第３の面側に設けられ、バンプを囲む環状導電部と、を有する。第２の面と第３の面とを対向させた状態で、貫通電極とバンプとを接続すると共に、第１の基板の周縁部を環状導電部に埋入させる実装工程と、実装工程の後で、犠牲層をエッチングして第１の基材の第１の面側に空洞部を形成するエッチング工程と、を含む。 （もっと読む）

【課題】エピ抵抗や抵抗チップを用いることなく、奇モードのループ発振を抑えること。
【解決手段】本発明は、金属層６０を形成する工程と、複数のＦＥＴそれぞれのゲートフィンガー１４を共通に接続するゲートバスライン２６のパターンのうち一部分を除いたパターンを有するめっき層６４と、一部分の領域を被覆する第２マスク層６６と、をマスクにして金属層６０をパターニングすることで、ゲートバスライン２６を形成する工程と、を有する半導体装置の製造方法である。 （もっと読む）

【課題】 ウェハ裏面のキャパシタを有する半導体デバイスの形成方法を提供する。
【解決手段】 本発明の方法は、その前面の活性シリコン層とその裏面のバルク・シリコン層との間に挿入された埋込み絶縁層を有する、ＳＯＩ基板を準備するステップと、ＳＯＩ基板の前面から埋込み絶縁層を貫通して延びる埋込みコンタクト・プラグを含む集積回路を、ＳＯＩ基板の前記前面に形成するステップと、裏面エッチング・プロセスを実施してバルク・シリコン層内にトレンチを形成し、埋込みコンタクト・プラグの端部を埋込み絶縁層の裏表面に露出させるステップと、第１キャパシタ・プレートと、第２キャパシタ・プレートと、該第１及び第２キャパシタ・プレートの間に挿入されたキャパシタ誘電体層とを含むキャパシタをトレンチ内に形成するステップとを含み、第１キャパシタ・プレートは、埋込みコンタクト・プラグの露出した端部に接触するように形成される。 （もっと読む）

【課題】プラグが微細化しても埋め込み不良が生じることなく、低コストで形成することができ、さらに種々の半導体装置に適用可能であるプラグ及びその形成技術を提供する。
【解決手段】本発明の実施形態にかかる半導体装置の製造方法は、半導体基板上に酸化シリコン膜を形成し、酸化シリコン膜にビアを形成し、ビア内側に密着層を形成し、密着層上にシリコン層を形成し、タングステンを含むガスをシリコン層と反応させることにより、ビアに埋め込まれたタングステン膜を形成する。 （もっと読む）

【課題】良好な電気的特性が得られる不揮発性記憶素子及びその製造方法を提供する。
【解決手段】第１の配線１０３と、第１の配線１０３上に形成され、第１の配線１０３に接続される第１のプラグ１０７及び第２のプラグ１０８と、第１電極１０９、第２電極１１３、及び抵抗変化層１１２を有し、第１のプラグ１０７上に形成され、第１電極１０９が第１のプラグ１０７と電気的に接続されている抵抗変化素子１１４と、抵抗変化素子１１４上に形成され、第２電極１１３と電気的に接続されている第２の配線１１９と、第２のプラグ１０８上に形成され、第２のプラグ１０８と電気的に接続されている第３の配線１２１とを備え、第１のプラグ１０７の上面と第２のプラグ１０８の上面とが略同一平面内に形成され、かつ第２の配線１１９の上面と第３の配線１２１の上面とが略同一平面内に形成されている。 （もっと読む）

【課題】スパッタチャンバ内を汚染することなく、バリアメタルを形成することができる成膜装置を提供すること。
【解決手段】実施形態の成膜装置は、第１のプロセスチャンバと、第２のプロセスチャンバと、第３のプロセスチャンバと、を備えている。そして、第１のプロセスチャンバは、スパッタ処理を行うことにより、基板上に第１のバリアメタルを成膜する。また、前記第２のプロセスチャンバは、前記第１のバリアメタルが成膜された前記基板上に第１のガスを導入することにより、前記第１のバリアメタルの上層部を前記第１のガスによって表面処理し、これにより前記第１のバリアメタル上に第２のバリアメタルを形成する。さらに、前記第３のプロセスチャンバは、前記第２のバリアメタルが形成された前記基板にスパッタ処理を行うことにより、前記第２のバリアメタル上に第３のバリアメタルを成膜する。 （もっと読む）

【課題】工程が煩雑になることなく、埋め込み部分のボイドやシームを解消することができるタングステン膜の成膜方法を提供すること。
【解決手段】処理容器内において、ホールを有する基板にＣＶＤによりタングステン膜を成膜してホール内にタングステンの埋め込み部を形成する工程と、同じ処理容器内にエッチングガスとしてＣｌＦ_３ガスまたはＦ_２ガスを供給して埋め込み部の上部をエッチングし、開口を形成する工程と、開口が形成された埋め込み部を有する基板に対して同じ処理容器内において、ＣＶＤによりタングステン膜を成膜する工程とを有する。 （もっと読む）

【課題】銅めっき工程の電極に用いるＣｕ堆積膜による貫通孔開口の閉塞状態を適切に制御できる成膜装置を提供する。
【解決手段】成膜装置１００は、貫通孔が形成された基板３４Ｂおよび銅放出源３５Ｂを格納する真空チャンバ３０と、真空チャンバ３０内を所定の真空度に減圧する真空ポンプ３６と、基板３４Ｂに印加する電力を発生する電源８０と、基板３４Ｂおよび銅放出源３５Ｂ間の距離の設定に用いる駆動機構と、を備える。銅放出源３５Ｂから放出された銅材料を基板３４Ｂの一方の主面に堆積させ、主面における貫通孔の開口を銅材料からなる堆積膜によって閉塞させるとき、堆積膜による開口の閉塞状態が、上記距離および上記電力に基づいて調整される。 （もっと読む）

【課題】 タングステン膜を成膜する際に半導体ウェーハがエッチングされることを抑制する成膜装置及び成膜方法を提供することである。
【解決手段】 実施形態に係る成膜装置は、半導体ウェーハを載置するためのステージと、前記ステージ上に載置される半導体ウェーハの周縁部を覆うように配置されるエッジカット部を備え、前記半導体ウェーハ上にタングステン膜を成膜する。前記エッジカット部は、前記半導体ウェーハの周縁部と接触可能に設けられた第１のエッジカット部と、前記第１のエッジカット部に接続され、前記半導体ウェーハと実質的に垂直な方向に上下動可能な接続部と、前記接続部に接続され、前記接続部の上下動により前記半導体ウェーハの内側面に当接するように配置された第２のエッジカット部と、を備える。 （もっと読む）

【課題】絶縁膜上に下地金属層と上部金属層からなる配線を備えた半導体装置において、下地金属層のサイドエッチングによる絶縁膜と上部金属層との密着性の劣化を抑制することができる半導体装置、及び、その製造方法を提供する。
【解決手段】配線本体１６が形成される絶縁膜１４の上面には、配線本体１６のパターンに対応し、かつ、絶縁膜１４の上面から所定の深さの凹部１４ａが設けられ、当該凹部１４ａを含む絶縁膜１４上面に、配線の一部であり、かつ、密着層であるチタン薄膜１５を介して配線本体１６が設けられている。凹部１４ａの幅は、配線本体１６の幅よりも狭くなるように設定される。チタン薄膜１５は配線本体１６の配線幅よりも狭く形成されている。 （もっと読む）

【課題】コンタクトホール内に良好にＡｌ膜が埋設されたコンタクトプラグを有する半導体装置を提供する。
【解決手段】半導体装置の製造方法は、基板の層間絶縁膜内にコンタクトホールを形成する工程と、基板を加熱した状態でコンタクトプラグを形成する工程を有する。コンタクトプラグを形成する工程では、スパッタ装置のチャンバー内のステージ上に、チャックを介して基板を保持し、チャックに印加するＥＳＣ電圧を第一の電圧、第二の電圧、第三の電圧と、この順に３段階のステップ状に増加させる。チャンバー内のターゲットに対して第一のターゲット電力を印加してコンタクトホール内に第一のＡｌ膜を成膜する。次に、チャンバー内のターゲットに対して第一のターゲット電力よりも高い第二のターゲット電力を印加して第一のＡｌ膜上に第二のＡｌ膜を成膜する。 （もっと読む）

【課題】サイドエッチ発生の可能性を軽減させた半導体基板の製造方法を提供する。
【解決手段】絶縁膜の形成後、シード膜の形成の前に配線パターンの形成を行う。次いで、シード膜の形成後、配線パターン用レジストの剥離を行う。次いで、メッキマスクレジストの形成を行なったのち、半導体基板の表面からのメッキ電流により、ウエットエッチング工法を行うこと無く、配線パターンの形成を行う。 （もっと読む）

【課題】基板を実装する際の温度負荷によって絶縁層と下地金属層の側面との接点領域に加わる応力を緩和させ、応力に起因した絶縁層のクラックの発生を抑えるように構成された半導体装置を提供する。
【解決手段】半導体基板１０１の一面１０１ａに、絶縁層１０２、下地金属層１０３、金属端子が設けられるためのランド部１０４を順に積層してなる半導体装置１０９であって、ランド部１０４は、絶縁層１０２と対向する面の中央部において、下地金属層１０３と接合する接合領域と、絶縁層１０２と対向する面において、接合領域を除いた非接合領域と、を有し、下地金属層１０３は、ランド部１０４側から絶縁層１０２側にかけて外向きに傾斜した側面を有していること、を特徴とする半導体装置１０９。 （もっと読む）

【課題】 プローバーテストの製品への影響をさらに軽減して、より一層信頼性の高い半導体装置を提供する。
【解決手段】 半導体装置１００を、半導体基板１０ａと、半導体基板１０ａの一方の面上に形成された絶縁膜１０ｂと、縦孔配線部３０と、金属膜１１と、導電性保護膜１２とを備える構成とする。金属膜１１は、絶縁膜１０ｂ内に形成され、縦孔配線部３０と電気的に接続される。そして、導電性保護膜１２は、絶縁膜１０ｂ内において金属膜１１に接して形成され、かつ、金属膜１１の膜面において製造途中で行うプローバーテスト時のプローブの接触領域を含む領域に形成される。 （もっと読む）

【課題】半導体基板の一表面上に絶縁膜を介して形成された導電層と、半導体基板の他面上に形成されたバンプ部と、導電層とバンプ部とを接続する半導体基板を貫通する貫通電極部とを有する半導体装置を提供する。
【解決手段】半導体基板の他面側から導電層に接続する貫通孔を形成し、貫通孔及び他面上にメタル膜（バリアメタル及びシードメタル）６を形成し、その上にフォトレジスト１０を形成し、貫通孔より大きなパターンに加工してメッキマスク層を形成し、電解メッキ法により銅からなる第１メッキ膜７を形成して、貫通電極部と第１バンプ部を形成し、第１バンプ部上に第２バンプ部となる第２メッキ膜８を形成する。 （もっと読む）