【課題】コンタクトホールを微細化する。この時、微細化されたコンタクトホールであっても、半導体装置における電極のコンタクトを確実なものとする。
【解決手段】珪化膜と樹脂材料膜とからなる多層の層間絶縁膜を形成する。その後、コンタクトホールを形成する。このとき、珪化膜に設けられるコンタクトホールの大きさを樹脂材料膜に設けられるコンタクトホールの大きさよりも小さくする。このような構成は、パターンが複雑化してもコンタクトのとりやすいものとすることができる。 （もっと読む）

【課題】 半導体集積回路チップを実装基板に封止樹脂を用いて接合させた時などに、チップを構成する半導体基板に印加される応力を緩和し、応力による半導体素子特性のバラツキを低減させ、また回路動作中に効率的に放熱できるようにする。
【解決手段】 半導体装置は、半導体基板１の表面上に形成された半導体回路形成層２、
半導体回路形成層２内に形成され、半導体回路を構成するトランジスタ、半導体回路形成層２上に形成され、半導体回路と電気的に接続された電極５とを有する。さらにこの半導体装置において、半導体基板１の裏面側には凹部７が形成され、凹部７を含む裏面上に金属膜６が形成される。一例として半導体装置はその電極５と配線基板本体８のパッド電極９とが熱圧着されると共に封止樹脂１０で配線基板に接合される。 （もっと読む）

【課題】絶縁層及び金属層の密着性を向上させる。
【解決手段】半導体基板１には、一方の平面１ａから他方の平面１ｂに貫通するビアホール２が形成され、ビアホール２の底部２ａとなる電極パッド層４が他方の平面１ｂに設けられている。この半導体基板１の一方の平面１ａ及びビアホール２の側壁部２ｂには、絶縁層６が形成されている。また、金属層７が、半導体基板１の一方の平面１ａ及びビアホール２の側壁部２ｂに絶縁層６を介して形成され、ビアホール２の底部２ａに直接形成されている。ビアホール２の側壁部２ｂには、ビアホール２の底部２ａにおける開口径がビアホール２の開口端部２ｃにおける開口径よりも大きくなるように傾斜面２ｄが形成されている。傾斜面２ｄには、複数の凹凸２ｅが形成されている。 （もっと読む）

【課題】埋め込みビットラインの抵抗を減少させることができる半導体装置の製造方法を提供すること。
【解決手段】本発明の半導体装置の製造方法は、基板２０１に活性領域２０３を分離するトレンチ２０２をエッチングにより形成するステップと、活性領域２０３の何れか１つの側壁の一部を露出させた開口部２０７を有する絶縁膜２０５を形成するステップと、絶縁膜２０５上にトレンチ２０２を部分的に埋め込み、開口部２０７を埋め込むようにシリコン膜パターン２０８Ａを形成するステップと、シリコン膜パターン２０８Ａ上に金属膜２０９を形成するステップと、金属膜２０９及びシリコン膜パターン２０８Ａを反応させて、埋め込みビットラインとなる金属シリサイド膜２１１を形成するステップとを含む。 （もっと読む）

【課題】基板の大型化に対応し得る金属配線を作製する。
【解決手段】絶縁表面上に少なくとも一層の導電膜１２，１３を形成し、前記導電膜１２，１３上にレジストパターンを形成し、前記レジストパターンを有する導電膜にエッチングを行い、バイアス電力密度、ＩＣＰ電力密度、下部電極の温度、圧力、エッチングガスの総流量、エッチングガスにおける酸素または塩素の割合に応じてテーパー角αが制御された金属配線を形成する。このようにして形成された金属配線は、幅や長さのばらつきが低減されており、基板１０の大型化にも十分対応し得る。 （もっと読む）

【課題】レーザー光の照射による滓の発生を抑えるようにするとともに、分断後の低誘電率膜にダメージを与えないようにする。
【解決手段】半導体ウエハ６１の一方の面６１ａの上に形成された低誘電率膜２１をドライエッチングすることにより低誘電率膜２１に溝２１ａを形成し、低誘電率膜２１の上に封止層４１を形成するとともに、低誘電率膜２１の溝２１ａ内に封止層４１の一部を埋め込み、半導体ウエハ６１及び封止層４１を低誘電率膜２１の溝２１ａに沿って分割する。 （もっと読む）

【課題】同層配線間の容量及び、上下層配線間の容量を低減し、配線間領域の実効誘電率を低減できる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、基板上に形成された第１の絶縁膜１０１と、第１の絶縁膜１０１の上部に埋め込まれた複数の第１の配線１２０と、第１の絶縁膜１０１上及び複数の第１の配線１２０上に形成され、開口部を有するライナー絶縁膜１０４と、ライナー絶縁膜１０４上に形成された第２の絶縁膜１０７と、第２の絶縁膜１０７の上部に埋め込まれた複数の第２の配線１１０とを備える。第１の絶縁膜１０１における、第１の配線１２０の間であって、ライナー絶縁膜１０４の開口部と重なる部分には、絶縁膜によって塞がれたエアギャップ１０８が形成されており、第２の絶縁膜１０７の比誘電率は２．５以下である。 （もっと読む）

【課題】コンタクトホールを微細化する。この時、微細化されたコンタクトホールであっ
ても、半導体装置における電極のコンタクトを確実なものとする。
【解決手段】珪化膜と樹脂材料膜とからなる多層の層間絶縁膜を形成する。その後、コン
タクトホールを形成する。このとき、珪化膜に設けられるコンタクトホールの大きさを樹
脂材料膜に設けられるコンタクトホールの大きさよりも小さくする。このような構成は、
パターンが複雑化してもコンタクトのとりやすいものとすることができる。 （もっと読む）

【課題】浅いトレンチ分離および基板貫通ビアの集積回路設計への統合を提供すること。
【解決手段】ＩＣを製造する方法は、第１の側、および第２の対向する側を有する基板を用意すること、基板の第１の側にＳＴＩ開口を形成すること、および基板の第１の側に部分的ＴＳＶ開口を形成すること、および部分的ＴＳＶ開口を延長することを含む。延長された部分的ＴＳＶ開口は、ＳＴＩ開口より基板内への深さが深い。方法はまた、ＳＴＩ開口を第１の固体材料で充填すること、および延長された部分的ＴＳＶ開口を第２の固体材料で充填することを含む。ＳＴＩ開口、部分的ＴＳＶ開口、または延長された部分的ＴＳＶ開口のいずれも、基板の第２の側の外面を貫通しない。少なくとも、ＳＴＩ開口および部分的ＴＳＶ開口は同時に形成され、またはＳＴＩ開口および延長された部分的ＴＳＶ開口は同時に充填される。 （もっと読む）

【課題】 三次元積層構造を持つ半導体装置において、積層された半導体回路層間の積層方向の電気的接続を、埋込配線を使用して容易に実現する半導体装置の製造方法を提供する。
【解決手段】 第１半導体回路層１ａの半導体基板１１の表面に、絶縁膜１４で内壁面が覆われたトレンチ１３を形成し、トレンチ１３の内部に導電性材料を充填して導電性プラグ１５を形成する。次に、トレンチ１３とは重ならないように所望の半導体素子を基板１１の表面または内部に形成し、その上に層間絶縁膜１９を介して多層配線構造３０を形成してから、多層配線構造３０の表面にプラグ１５に電気的に接続されたバンプ電極３７を形成する。そして、電極３７を用いて基板１１を支持基板４０に固定してから基板１１をその裏面側から選択的に除去し、絶縁膜１４を基板１１の裏面側に露出させる。基板１１の裏面側に露出せしめられた絶縁膜１４を選択的に除去してプラグ１５を露出させ、その端に電極４２を形成する。 （もっと読む）

【課題】製造工程数を削減し、電気抵抗値のバラツキを低減して歩留まりを向上させる。
【解決手段】まず、半導体基板１の平面１ａに、開口部を有するマスク層を形成し、次いで、半導体基板１に、マスク層の開口部から電極パッド層４に達するビアホール６を形成した後、マスク層を除去する。次に、金属層形成工程において、半導体基板１に形成したビアホール６の底部６ａとなる電極パッド層４上に、電極パッド層４よりも絶縁材料の密着性が低い金属層８を形成する。次に、絶縁層形成工程において、化学気相成長法にて金属層８を除く部分、即ちビアホール６の側壁部６ｂに絶縁材料からなる絶縁層９を形成する。そして、導電膜形成工程において、半導体基板１の平面１ａ及びビアホール６の内部に導電層１２を形成する。 （もっと読む）

【課題】下地に対する選択比が大きく、テーパー形状の配線を形成するドライエッチング
方法を提供する。
【解決手段】基板上に導電性材料からなる膜を形成し、ＩＣＰエッチング装置を用いて前
記導電性材料からなる膜をドライエッチングして、テーパー角が６０°以下の配線を形成
する。また、基板上に導電性材料からなる膜を形成し、ＩＣＰエッチング装置を用いて前
記導電性材料からなる膜をドライエッチングして、テーパー角が６０°以下のゲート配線
を形成し、前記ゲート配線上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に活性層を形
成する。 （もっと読む）

【課題】隣接デバイスの特性への悪影響を低減するＴＳＶ相互接続構造の製造方法を提供する。
【解決手段】第１の主面Ｓ１を有する基板を設け、少なくとも一つのＴＳＶ穴部と、ＴＳＶ穴部を囲み残りの基板材料によって分離されるトレンチ状構造３、とをエッチングにより同時に作製する。基板の第１の主面でトレンチ状構造の開口をピンチオフするためと、ＴＳＶ穴部側壁を平滑にするために、誘電性のライナー２ａ、２ｂを堆積し、トレンチ状構造にエアギャップ４を作製する。ＴＳＶ相互接続１０を生成するためにＴＳＶ穴部に導体材料を堆積する。 （もっと読む）

【課題】Ｓｉ基板上に形成されたＳｉＯ_２膜を除去するラジカルクリーニング方法であって、ラジカルクリーニングを行う際に生成する残留生成物も除去することができるラジカルクリーニング方法を提供する。
【解決手段】プラズマによりＨラジカル生成用ガスを分解してＨラジカルを生成させ、このＨラジカルとＮＦ_３ガスを反応させてＮ、Ｆ及びＨからなるラジカルを生成するＮＦＨラジカル生成工程と、真空槽内で、Ｓｉ基板上に形成されたＳｉＯ_２膜に前記Ｎ、Ｆ及びＨからなるラジカルを照射することにより前記ＳｉＯ_２膜を除去するエッチング工程と、真空槽内で、前記エッチング工程で前記Ｓｉ基板上に生成した残留生成物にマイクロ波を照射することにより、前記残留生成物を加熱して蒸発させて除去する残留生成物除去工程とを有する。 （もっと読む）

【課題】 有機Ｓｉ系低誘電率膜をマスクとして被処理体のＳｉＣ部分をエッチングガスのプラズマによりエッチングする場合に、エッチングレートおよび有機Ｓｉ系低誘電率膜に対するエッチング選択比を高くしてエッチングすることができるエッチング方法を提供すること。
【解決手段】 ＳｉＣ膜６１と、その上に形成された有機Ｓｉ系低誘電率膜６２とを有する構造において、有機Ｓｉ系低誘電率膜６２をマスクとしてＳｉＣ膜６１をエッチングガスのプラズマによりエッチングするに際し、エッチングガスとして、ＣＨ_２Ｆ_２を含有するガスまたはＣＨ_３Ｆを含有するガスを用いる。 （もっと読む）

【課題】パターン疎密差の影響を受けないハードマスク形成法を提供する。
【解決手段】基板１０１上に、第１から第３の膜１１１，１１２，１１３およびレジスト層１１４を形成した後、疎部Ｒ１と密部Ｒ２が存在するパターンを前記レジスト層に形成して前記第３の膜をエッチングする。次に、前記第３の膜及び前記レジスト層をマスクとして、密部Ｒ２内では前記第２の膜が残存するが、疎部Ｒ１内では前記第１の膜が露出するまで、前記第２の膜を除去する。その後Ｃ_XＦ_YＨ_Zガスを使用して、第５の膜１１５を、疎部Ｒ１内に露出した前記第１の膜上に第１の膜厚Ｔ１で形成し、密部Ｒ２内に残存する前記第２の膜上には膜厚Ｔ１よりも薄い第２の膜厚Ｔ２で形成する。膜厚Ｔ１の前記第５の膜で疎部Ｒ１内に露出した前記第１の膜を保護しながら密部Ｒ２内に残存する前記第２の膜を除去し、最後に、前記第３から第５の膜を除去して前記第２の膜をハードマスクとする。 （もっと読む）

【課題】 半導体装置の多層配線において配線間隔を低減させても所定の低比誘電率を維持できるとともに、電気的特性の劣化などを抑制できる多孔性の層間絶縁膜の形成方法を提供する。
【解決手段】 半導体基板１上に形成される配線構造を構成し、空孔を有する多孔性絶縁膜１３を得るための母体となる母体絶縁膜を気相成長法を用いて堆積する。この際、多孔性絶縁膜１３の比誘電率、配線２０間の間隔や絶縁耐圧のような、配線構造を決める因子に要求される設計値に応じて、多孔性絶縁膜１３の分子骨格形成材料の流量に対する多孔性絶縁膜１３の空孔形成材料の流量の比の、少なくとも範囲をまず決定する。この後、決定した流量比の範囲で母体絶縁膜を堆積し、この母体絶縁膜に熱や紫外線などのエネルギーを与えて空孔を有する多孔性絶縁膜１３にする。 （もっと読む）

【課題】作製工程を大幅に削減し、低コストで生産性の良い液晶表示装置を提供する。消費電力が少なく、信頼性の高い液晶表示装置を提供する。
【解決手段】ゲート配線上の一部を含む半導体層のエッチングと、画素電極とドレイン電極を接続するためのコンタクトホールの形成を、同一のフォトリソグラフィ工程及びエッチング工程で行うことで、フォトリソグラフィ工程を削減する。これにより露出したゲート配線の一部を絶縁層で覆い、これに液晶層の間隔を維持するスペーサを兼ねさせる。フォトリソグラフィ工程を削減することにより、低コストで生産性の良い液晶表示装置を提供することができる。また、半導体層に酸化物半導体を用いることで、消費電力が低減され、信頼性の高い液晶表示装置を提供することができる。 （もっと読む）

【課題】テーパー部を有する溝を備えた半導体装置を容易に形成する。溝内に空洞が形成されるのを防止すると共に、製造歩留まりの低下を抑制する。
【解決手段】半導体装置は、第１の面を有する材料層と、材料層内に設けられ、第１の面に開口部を有する溝を備える。溝は、開口部に接し１以上のスキャロップ形成溝を有するテーパー部と、おおむね垂直な側壁を有する垂直部を有する。スキャロップ形成溝の幅は、垂直部の溝幅よりも大きくなっている。 （もっと読む）

【課題】画素電極上に金属膜を形成して積層構造とする際に、１つのレジストマスクを用
いて、画素電極及び金属膜を形成することを課題とする。
【解決手段】画素電極となる導電膜と金属膜を積層させる。金属膜上に半透部を有する露
光マスクを用いて、膜厚の厚い領域と該領域よりも膜厚が薄い領域とを有するレジストパ
ターンを形成する。レジストパターンを用いて画素電極と、画素電極上の一部に接する金
属膜を形成する。以上により、１つのレジストマスクを用いて、画素電極及び金属膜を形
成することが可能となる。 （もっと読む）