【課題】半導体装置の特性を損なうことがない半導体装置およびその作製方法を提供する。
【解決手段】酸化物半導体層を含むトランジスタ（半導体装置）において、電極層を酸化物半導体層の下部に接して形成し、不純物を添加する処理により酸化物半導体層に自己整合的にチャネル形成領域と、チャネル形成領域を挟むように一対の低抵抗領域を形成する。また、電極層および低抵抗領域と電気的に接続する配線層を絶縁層の開口を介して設ける。 （もっと読む）

【課題】半導体装置の最上層の保護膜のクラックを防いで、半導体装置の信頼性の向上を図ることのできる技術を提供する。
【解決手段】ボンディングパッドＢＰ１を長方形状とし、ボンディングパッドＢＰ１のワイヤボンディング領域ＢＰ１ｗでの保護膜５の重なり幅を、ボンディングパッドＢＰ１のプローブ領域ＢＰ１ｐでの保護膜５の重なり幅よりも広くなるように、ボンディングパッドＢＰ１上の保護膜５に開口部６を形成する。 （もっと読む）

【課題】端子部のコンタクトホールのテーパー形状を高い精度で制御する。
【解決手段】酸化物半導体層７ａ、ソース配線１３ａｓ、ドレイン電極１３ａｄを備えた薄膜トランジスタと、第１接続部３ｃ、第２接続部１３ｃおよび第２接続部上に形成された第３接続部１９ｃを備えた端子部とからなる薄膜トランジスタである。第２接続部は、第１および第２絶縁膜５，９に設けられた第１開口部内で第１接続部と接し、第３接続部１９ｃは、保護膜に設けられた第２開口部内で第２接続部と接する。第１開口部は、第１絶縁膜５および第２絶縁膜９を同時にエッチングすることによって形成、第２開口部は、保護膜１５を前記第１および第２絶縁膜とは別個にエッチングすることによって形成される。第２接続部１３ｃは、第１開口部における第１および第２絶縁膜の端面を覆い、かつ、第２開口部における保護膜１５の端面を覆っていない。 （もっと読む）

【課題】 シリコン基板を貫通するビアホールの形成時におけるノッチの発生を抑制することができ、製造歩留まり及び信頼性の向上をはかる。
【解決手段】 シリコン基板貫通電極を有する半導体装置の製造方法であって、表面側に機能素子と配線層１５が形成され、且つ配線層１５の下層にエッチング停止層１２を有するシリコン基板１０の表面側に支持基板３０を取着した後、基板１０の裏面側を研削して厚みを減少させる。次いで、基板１０の裏面側に、ビアホール用開口及び該開口よりも小径のダミーホール用開口を有するマスクを形成した後、基板１０の裏面側からエッチングすることにより、配線層１５の一部に達するビアホール４２を形成すると共に、基板１０の途中までダミーホール４３を形成する。次いで、ビアホール４２の側面に絶縁膜４４を形成した後、ビアホール４２内に配線材料を形成する。 （もっと読む）

【課題】ビアの信頼性を改良するための技術を提供する。
【解決手段】別の半導体デバイスが、複数の導電性配線（１２−２０）を含む第１層（２１）および第２層（３３）を含み、複数の非機能的ビアパッド（３４）が、第２層または第１層と第２層との間に含まれる。複数のダングリングビア（４０）は、第１層の特定の領域内に含まれる。ダングリングビアは、第１層の１つまたは複数の配線をビアパッドの対応する一つに接続する。 （もっと読む）

【課題】本発明は、アクティブマトリクス型の表示装置において、配線の断面積を増大させることなく、相性の悪い２つの膜（ＩＴＯ膜とアルミニウム膜）からなる配線や電極等を接続し、且つ、大画面化しても低消費電力を実現することを課題とする。
【解決手段】本発明は、配線または電極をアルミニウム合金膜の単層とし、そのアルミニウム合金膜の組成を調節してＩＴＯとの良好なオーミック接合を目指すのではなく、３層構造とすることで課題を解決する。本発明は、アルミニウム原子のチャネル形成領域への拡散を防止するために、ＴｉまたはＭｏからなる第１導電層を設け、その上に電気抵抗値の低いアルミニウム単体（純アルミニウム）からなる第２導電層を設ける。さらに、その第２導電層の上に、ＩＴＯと反応しないアルミニウム合金からなる第３導電層を設け、配線又は電極を３層構造としてＩＴＯと接合させる。 （もっと読む）

【課題】特性が良好なトランジスタを提供する。
【解決手段】例えば、ボトムゲート・ボトムコンタクト構造のトランジスタを作製するに際して、ソースとドレインを構成する導電層を３層の積層構造とし、２段階のエッチングを行う。すなわち、第１のエッチング工程には、少なくとも第２の膜及び第３の膜に対するエッチングレートが高いエッチング方法を採用し、第１のエッチング工程は少なくとも第１の膜を露出するまで行う。第２のエッチング工程には、第１の膜に対するエッチングレートが第１のエッチング工程よりも高く、「第１の膜の下に接して設けられている層」に対するエッチングレートが第１のエッチング工程よりも低いエッチング方法を採用する。第２のエッチング工程後にレジストマスクをレジスト剥離液により剥離するに際し、第２の膜の側壁が少し削られる。 （もっと読む）

【課題】 ビアホール上にオーミック電極が形成された半導体装置において、装置の小型化を図ること。
【解決手段】 本半導体装置は、基板１０と、基板１０上に形成された半導体層１２と、半導体層上１２に形成されたソースまたはドレイン電極を構成するオーミック電極２０と、を備え、基板１０及び半導体層１２には、基板１０及び半導体層１２を貫通するビアホール３０が形成され、ビアホール３０は、少なくとも半導体層を貫通する第１ビアホール３２と、第１ビアホール３２下の基板１０に形成された、第１ビアホール３２より開口断面積が大きい第２ビアホール３４と、を含み、オーミック電極２０は、第１ビアホール３２の上に設けられている。 （もっと読む）

【課題】磁気素子を備えた半導体装置の製造で、磁気素子のダメージを抑止し、下部電極膜の加工に灰化処理を用いないことで下層に存する導電部材の酸化を防止する。
【解決手段】半導体基板１０上で、上部電極膜４３上に形成したレジストマスク４４で上部電極膜４３をエッチングして上部電極４３ａとし、上部電極４３ａをマスクとしてＭＴＪ膜４２をエッチングしてＭＴＪ４２ａとし、上部電極４３ａ及びＭＴＪ４２ａを覆う保護膜４５ａを形成し、上部電極４３ａ及びＭＴＪ４２ａを保護膜４５ａを介して覆うように、保護膜４５ａ上にレジスト４６を形成し、レジストマスク４６で保護膜４５ａをエッチングし、保護膜４５ａをマスクとして下部電極膜４１エッチングして下部電極４１ａとし、上部電極４３ａ、ＭＴＪ４２ａ及び下部電極４１ａを覆うように保護膜４５ｂを形成して、保護膜４５ｂ上に層間絶縁膜４７を形成する。 （もっと読む）

【課題】少ない工数の追加でロジック回路とメタル容量素子とを混載し、かつ、ロジック動作特性の劣化を生じることがない半導体装置の製造方法を提供する。
【解決手段】基板11上に第1層間絶縁膜13を形成し、第1層間絶縁膜13に導電体柱14A、14Bを形成する。第1層間絶縁膜13の上面に溝配線部絶縁膜15を形成する。導電体柱14Bの上方において溝配線部絶縁膜15を除去して容量用開口部151を形成し、第1層間絶縁膜15の上面に容量素子用絶縁膜16を形成する。導電体柱14Aの上方において容量素子用絶縁膜16および第1層間絶縁膜15を除去して配線用溝152を形成する。容量用開口部151および配線用溝152に金属体17A、17Bを埋め込む。容量用開口部152の金属体17Aを容量素子の上部電極とし、配線溝152の金属体17Bをロジック配線とする。 （もっと読む）

マイクロエレクトロニクスメカニカルおよび半導体デバイス特徴の前面側を保護する、耐傷性コーティングを、その使用方法とともに提供する。上記コーティングは、非感光性で、除去可能であり、高い処理温度に耐える。また、これらのコーティングは、デバイス設計において、別個のエッチング停止層を不要とする。上記コーティングは、溶媒系に溶解または分散した成分を含有する組成物から形成される。上記成分は、スチレンアクリロニトリル共重合体および芳香族スルホンポリマーからなる群から選択される。
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【課題】 電子回路領域の露光と、耐湿リング領域の露光とを、解像度の高い露光装置を用いて別々に行うと、露光装置の占有時間が長くなってしまう。
【解決手段】 半導体基板の上に絶縁膜を形成する。絶縁膜の上に、一方向に長い平面パターン部を含む第１の開口が形成された第１のレジストパターンを形成する。第１のレジストパターンをエッチングマスクとして、第１の開口の一方向に長い平面パターン部の幅方向の中央部に、堆積物が堆積する条件で、絶縁膜をエッチングすることによって、開口に対応する第１の溝を形成する。レジストパターンを除去した後、絶縁膜及び堆積物の上に導電部材を堆積させるとともに、第１の溝内を導電部材で埋め込む。堆積物が露出するまで、導電部材を研磨する。 （もっと読む）

【課題】新規な半導体装置の製造方法を提供する。
【解決手段】ＳｉＮ層にＰおよびＯを注入する工程と、前記ＳｉＮ層に注入されたＰおよびＯをＨ₂Ｏと反応させ、前記ＳｉＮ層をエッチングする工程とを有する方法により、半導体装置を製造する。特に、半導体装置を形成するにあたり、狭スペースで高アスペクト比の溝サイドウォールを形成する工程や、埋め込み型ビット線を形成する工程に、上記のようにＳｉＮ層をエッチングすることができる。 （もっと読む）

【課題】個片化時に切断部分が欠けてしまうことを防止できる半導体装置の製造方法を提供する。
【解決手段】複数の素子領域と複数の素子領域を区画する区画領域とを具える上面（第１面）と、上面（第１面）の反対側の裏面（第２面）とを有する半導体ウエハ１０１Ａを準備する工程と、上面（第１面）の各素子領域上に、上層配線１０２をそれぞれ形成する工程と、裏面（第２面）側から半導体ウエハ１０１Ａを例えばＤｅｅｐ−ＲＩＥなどによりエッチングすることで、上層配線１０２を露出する貫通孔Ａ２を形成すると共に、上面（第１面）の区画領域に対応する裏面（第２面）の領域に半導体ウエハ１０１Ａを貫通する溝Ｂ２２を形成する工程とを有する。 （もっと読む）

【課題】スルーシリコンビアの高密度化、製造歩留りの向上及び製造コストの低減を同時に実現する。
【解決手段】本発明の例に係る三次元積層型半導体集積回路は、同一方向を向いて互いに積み重ねられる第一及び第二チップＣ１，Ｃ２と、第一チップＣ１を構成する第一半導体基板２１及び第二チップＣ２を構成する第二半導体基板２１を貫通し、かつ、第一チップＣ１内に設けられる半導体素子に繋がる第一電極１４を貫通するスルーシリコンビア１３とを備える。第一及び第二チップＣ１，Ｃ２は、面で結合する。 （もっと読む）

【解決手段】
複雑なメタライゼーションシステムの形成の間、全体的な伝導性に否定的な影響を与えることなしにエレクトロマイグレーション性能を高めるために、伝導性キャップ層（１２２Ｃ）が銅含有金属領域（１２２Ａ）上に形成されてよい。その一方で熱化学的処理が実行されてよく、その結果、敏感な誘電体材質（１２１）の優れた表面状態をもたらすことができる他、敏感なＵＬＫ材質の材質特性の大きなばらつきを従来的にはもたらすことがある炭素減損を抑制することができる。 （もっと読む）

【課題】集積回路の信号用の端子との干渉を避けつつ、半導体装置のシールリングを介したノイズの影響を低減する。
【解決手段】半導体装置は、基板上に形成された集積回路と、その集積回路を取り囲むシールリングとを有する。シールリングの第一部分は基板の裏面に到達し、その裏面側において電位が一定の端子に接続されている。裏面側から一定電位の端子に接続することにより、表面側の信号用端子と干渉することなくシールリングによるノイズ伝搬を防ぐことができる。 （もっと読む）

【課題】 半導体素子の微細パターン製造方法を提供する。
【解決手段】フィーチャー層３１０の第１領域Ａには第１マスク構造物を形成し、第２領域Ｂには第２マスク構造物を形成する。各々デュアルマスク層とエッチングマスク層とを含むように第１マスク構造物及び第２マスク構造物を形成する。第１マスク構造物及び第２マスク構造物のエッチングマスクパターンを等方性エッチングし、第１マスク構造物からエッチングマスクパターンを除去する。第１マスク構造物及び第２マスク構造物の両側壁にスペーサ３５０Ａ、３５０Ｂを形成する。第２マスク構造物上にあるエッチングマスクパターンをマスクとして第１領域Ａで間にボイドが形成されるように側壁スペーサ３５０Ａを含む第１マスクパターンと、第２領域Ｂで間に第２マスク構造物が介在するように側壁スペーサ３５０Ｂ、３５０Ｃを含む第２マスクパターンを形成する。 （もっと読む）

基板を加工処理するための方法および装置を提供する。基板を加工処理するための方法は、導電性材料を備えた基板を準備することと、導電性材料上に前処理プロセスを実行することと、シリサイド層を形成するために導電性材料上にシリコン系化合物を流すことと、シリサイド層上に後処理プロセスを実行することと、基板上にバリア誘電体層を堆積することとを含む。
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