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【課題】配線及び半導体素子等を自由に配置できない領域を減少させる。
【解決手段】半導体装置は、半導体素子3が形成されている第1面及び第1面とは反対側の第2面を有する半導体基板1と、半導体基板1の上に形成され、且つ、第1のビア7を有する層間絶縁膜と、半導体基板1内に形成され、且つ、第1のビア7と接続する第2のビア13とを有し、第1のビア7の径は、第2のビア13の径よりも小さいことを特徴とする。 (もっと読む)


【課題】ウエハから複数の半導体装置を分離形成する際に、微小なクラック、微小なチッピング及び微小な応力の発生まで回避できるようにする。
【解決手段】ウエハ100におけるスクライブライン領域101に第1の溝102を形成した後、第1の溝102に、ウエハ構成材料とは異なる材料を充填して充填部103を形成する。ウエハ100上に形成した配線層104を覆うように保持部材106を貼付した後、ウエハ裏面側を研磨し、充填部103の端部を露出させる。その後、充填部103を除去した後、配線層104を貫通すると共に第1の溝102と接続する第2の溝107を形成する。保持部材106を剥離して個片の半導体装置110を得る。 (もっと読む)


本方法は、例えば相互接続ラインを形成するために、薄い結晶(8)のシートを、基板(1)のトレンチに堆積される、このシートと同一のタイプであるが、アモルファスであるか小さな粒径である金属(6)に固定することを含む。焼鈍しは、このラインにシートの結晶構造を徐々に与える。結晶(8)が除去されると、高度の導電結晶ラインが得られる。それは、その粒径が非常に拡大されているからである。金属は、銅、銀及びアルミニウムから選択される。
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【課題】基板の表裏を導通する導通部における電気特性を向上した貫通電極基板及びそれを用いた半導体装置を提供すること。
【解決手段】本発明の貫通電極基板100は、表裏を貫通する貫通孔104を有する基板102と、貫通孔104内に充填される金属材料を含む導通部106と、を備え、導通部106の一端は、導通部106の他端より面積重み付けした平均結晶粒径が大きい金属材料を少なくとも含む。また、導通部106は、結晶粒径が13μm以上の金属材料を含む。 (もっと読む)


【課題】半導体装置の機能検査と貫通電極の機能検査とを実施するための検査時間を抑制すると共に、基板の両面から貫通電極に接触することが必要であることに起因して高度な検査技術が必要である貫通電極の検査を容易にすることができる、半導体装置、半導体装置の検査方法、半導体装置マザー基板、及び半導体装置の製造方法、並びに電子機器を提供する。
【解決手段】半導体装置の製造方法は、回路形成面と裏面とを有する半導体基板の、回路形成面に回路素子及び回路配線を形成する工程と、回路形成面と裏面とを電気的に接続する貫通電極を形成する工程と、第二貫通電極を貫通電極に対応して形成する工程と、裏面に配設されており、貫通電極と第二貫通電極とを接続する接続裏面配線を形成する工程と、少なくとも第二貫通電極に、回路形成面側から検査プローブを接触させることによって、回路素子及び回路配線の機能を検査する機能検査工程と、を有する。 (もっと読む)


【課題】個片化時に切断部分が欠けてしまうことを防止できる半導体装置の製造方法を提供する。
【解決手段】複数の素子領域と複数の素子領域を区画する区画領域とを具える上面(第1面)と、上面(第1面)の反対側の裏面(第2面)とを有する半導体ウエハ101Aを準備する工程と、上面(第1面)の各素子領域上に、上層配線102をそれぞれ形成する工程と、裏面(第2面)側から半導体ウエハ101Aを例えばDeep−RIEなどによりエッチングすることで、上層配線102を露出する貫通孔A2を形成すると共に、上面(第1面)の区画領域に対応する裏面(第2面)の領域に半導体ウエハ101Aを貫通する溝B22を形成する工程とを有する。 (もっと読む)


【課題】半導体ウェーハの堆積および平坦化に関し、特に、局所堆積を使用して薄膜をより効果的に堆積させると共に、局所平坦化を可能にする装置および手法を提供する。
【解決手段】ウェーハ104の表面に金属層108を堆積させる電気メッキ装置100が提供される。一例においては、陽極として帯電可能な近接ヘッド102を、ウェーハ104の表面に極めて近接して配置する。メッキ流体116を、前記ウェーハ104と前記近接ヘッド102との間に提供し、局所金属メッキ108を形成する。 (もっと読む)


【課題】 シリコン基板の側面を封止膜で覆い、下面を下層保護膜で覆った構造の半導体装置の製造に際し、シリコン基板の厚さをより一層薄くする。
【解決手段】 封止膜11を形成した後に、半導体ウエハ21の周辺部を除く底面側を回転研削砥石部30を用いて研削して凹部31を形成し、半導体ウエハ21の周辺部を除く部分を薄くする。この場合、封止膜11の存在および半導体ウエハ21の周辺部の残存により、半導体ウエハ21の厚さをより一層薄くしても、半導体ウエハ21が割れにくいようにすることができ、ひいてはシリコン基板1の厚さをより一層薄くすることができる。例えば、シリコン基板1の厚さは20〜30μmとかなり薄くすることができる。 (もっと読む)


【課題】半導体ウェハの半導体集積回路素子に対し電気特性の試験を行い、その試験で不良であると判断された半導体集積回路素子の電極端子を絶縁性樹脂で覆ったのちにウェハバーンインを行い、半導体装置を製造すると、製造歩留まりが低下する場合があり、製造歩留低下を抑制するための半導体装置及び製造方法を提供する。
【解決手段】半導体装置は、半導体集積回路素子を備えている。半導体集積回路素子では、半導体基板3の上面の中央に半導体集積回路5が形成されており、半導体基板3の上面の周縁に複数の接続用電極端子71,及び検査用電極端子73が設けられている。半導体基板3の上面上には各電極端子の上面を露出する保護膜9を備えている。そして、検査用電極端子73は、肉薄部74、及び肉厚部72を有している。肉薄部の上面74aは、肉厚部の上面72a(又は接続用電極端子71の上面)よりも下に位置している。 (もっと読む)


【課題】貫通ビアを有する半導体装置において、微細化・高集積化・低コスト化を図りつつ、貫通ビアに起因する寄生容量の低減と、基板材料と貫通ビア材料との熱膨張係数の違いに起因する応力ミスマッチの緩和とをそれぞれ可能として信頼性を向上させる。
【解決手段】半導体基板5を貫通するようにビアホール21を形成する。ビアホール21内に絶縁性のビア被覆材料7aを埋め込む。ビアホール21の内壁を覆う部分のビア被覆材料7aをビア被覆膜7cとして残してビア被覆材料7aを除去する。ビア被覆膜7cが残存するビアホール21内に導電膜10を埋め込むことにより貫通ビア22を形成する。 (もっと読む)


【課題】貫通ビア構造を備えた高品質な半導体装置の製造方法を提供する。
【解決手段】貫通ビアを形成する領域に窓領域を設けた酸化層パターンを備えた基板を製造する。更に、この基板を他の基板と貼り合せてSOI基板を生成する。次に、このSOI基板を研磨して薄層化する。次に、TSV構造となる領域にアイランド領域を形成する。そして、このアイランド領域の間にデバイスを形成する。更に、デバイスとTSVとを配線により接続する。次に、SOI基板の裏面のシリコン基板を削除して、裏面にアイランド領域を露出させる。そして、埋め込み酸化層に形成された窓領域を介して、TSVとのバックコンタクトを形成する。 (もっと読む)


【課題】半導体基板に設けられる貫通孔および貫通電極の形成状態および出来映えを容易に確認可能にし、貫通孔および貫通電極の品質向上と、接続不良の早期発見を可能にする技術を提供する。
【解決手段】半導体基板11と、半導体基板11の表面に設けられた内部電極12Aおよび内部電極12Bと、半導体基板11を厚み方向に貫通して内部電極12Aに到達し、内部電極12Aと電気的に接続された第一の貫通電極17Aと、半導体基板11および内部電極12Bを厚み方向に貫通する第二の貫通電極17Bと、半導体基板11の裏面に設けられ、第一の貫通電極17Aと電気的に接続された金属配線18とを備える。 (もっと読む)


【課題】パッケージサイズの拡大や製造プロセスを変更せずにSOI基板のシリコン基板層の電位固定を行うことができる半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体基板層11の表面からSOI基板10をエッチングし、電極パッド16に達する第1のトレンチおよび半導体基板層11内部で終端している第2のトレンチを形成する工程と、半導体基板層の表面および各トレンチを覆うように絶縁膜19を形成する工程と、各トレンチ底面の絶縁膜19を除去して電極パッド16および半導体基板層11を露出させる工程と、半導体基板層11の表面上と各トレンチの側壁および底面に導電膜31〜33を形成して貫通電極30を形成するとともに、コンタクト部50を形成する工程と、半導体基板層11上の導電膜にパターニングを施して外部電極43およびコンタクト部50に電気的に接続された電位固定用の外部電極43aを形成する工程と、を含む。 (もっと読む)


【課題】半導体デバイスの金属膜等を、研磨圧力を低下させても高い研磨速度を維持しながら平坦化して配線形成できる電気化学的機械的研磨用の金属膜の研磨方法及び基板研磨体を提供する。
【解決手段】通電用電解液収容部F1と研磨用電解液収容部F2とを連結路F3で連結し、金属膜D1とアノード電極62とが電解液Eを介して電気化学的に結合した通電用電解セルC1と、金属膜D1とカソード電極64とが電解液Eを介して電気化学的に結合した研磨用電解セルC2とを、連結路F3内の電解液Eを介して電気化学的に接続した。 (もっと読む)


【課題】孔のないキャリア(支持基板)を用いても、キャリアの取り外し時の半導体チップの散乱を防止することができる半導体装置の製造方法を提供する。
【解決手段】半導体素子が形成された素子形成基板の表面に、接着剤11を用いてキャリア(支持基板)12を貼り付ける。その後、素子形成基板の裏面から、素子形成基板の途中まで延びる複数のスルーホール1bを互いに離間して形成する。次に、裏面の処理として、裏面の研磨及びAu層23の形成等を行う。次に、複数のスルーホール1bを接着剤11まで到達させる。そして、複数のスルーホール1bから接着剤11の溶解液を接着剤11まで浸透させて、接着剤11を溶解させる。 (もっと読む)


【課題】貫通電極を介してのチップ間の電気的接続を確実に行えるようにする。
【解決手段】シリコン基板11中に裏面に達するように貫通電極16が形成されている。シリコン基板11の裏面側にシリコン基板21が貼り合わされていると共に、貫通電極16の露出先端部とシリコン基板21上の電極端子25とが電気的に接続されている。貫通電極16における露出先端部の側壁の傾斜角は、その他の部分の側壁の傾斜角と比べて大きい。 (もっと読む)


【課題】電子デバイス及びその製造において、直接的に最適なアライメント位置を検出する。
【解決手段】
電子デバイス100は、第1基板Wf1と、第1基板Wf1を搭載し且つ少なくとも一つの所定領域において第1基板Wf1と電気的に接続された第2基板Wf2とを備える。所定領域は、第1基板Wf1を貫通する少なくとも一つの貫通ビア110と、第1基板Wf1に、所定領域の一部を囲み且つ両端が接するのを避けて設けられた第1の配線111と、第1基板Wf1上に設けられ、第1の配線の両端にそれぞれ電気的に接続する一対の端子パッドと、第2基板Wf2上に設けられ、貫通ビア110と接続された少なくとも一つの導電部223とを有する。 (もっと読む)


【課題】最適なメッキ厚を短時間で算出することを課題とする。
【解決手段】メッキ処理、研磨処理、過研磨処理の順に実行される半導体集積回路の製造処理の中で、過研磨処理により削り取られる導電体の削取導電体厚を過研磨処理時の研磨時間および研磨速度を用いて算出し、研磨処理後の基板上の配線溝以外の箇所に残存することが予想される残存導電体厚が、削取導電体厚以下となるまで、メッキ処理によって基板上にメッキされる導電体のメッキ厚を変更して、残存導電体厚を得るためにメッキ処理から前記研磨処理に至るシミュレーションを繰り返し実行する。 (もっと読む)


本発明は、無応力電気化学銅研磨(SFP)の処理、SFP処理の間に形成された酸化タンタル又は酸化チタンの除去、及び、XeFガス相エッチングバリア層Ta/TaN又はTi/TiN処理、からなる半導体処理の方法及び装置に関する。第1に、板状の銅フィルムの少なくとも一部がSFPにて研磨される。第2に、SFP処理の間に形成されたバリア金属酸化物がエッチング液によりエッチングされる。最後に、バリア層Ta/TaN又はTi/TiNがXeFガス相エッチングにより除去される。そのため装置は3つのサブ系からなり、それらは無応力銅電解研磨系、バリア層酸化物フィルム除去系、及び、バリア層Ta/TaN又はTi/TiNガス相エッチング系である。
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【課題】回路パターンの上に形成される薄膜の膜厚をより正確に予測し得る膜厚予測方法を提供する。
【解決手段】膜厚予測方法にあっては、第2の被処理層の断面形状に関する第1の実測データベース、回路パターンの周辺長と第2の被処理層の厚さとの関係に関する第2の実測データベース、第2の被処理層の平坦化レートに関する第3の実測データベース、第2の被処理層の基準膜厚Tblkを予め求めておき、基板の上に形成すべき第1の被処理層を所定の大きさの碁盤目状のメッシュに区切り、各メッシュ(i,j)におけるパターン面積率αij、回路パターンの周辺長Lij、第2の被処理層の初期厚さT2_INI_ij、基準膜厚Tblk、第1の実測データベース、第2の実測データベース及び第3の実測データベースに基づき、第2の被処理層の初期膜厚予測値Prij及び第2の被処理層の平坦化量Hijを求め、第2の被処理層を平坦化した後の第2の被処理層の膜厚を予測する。 (もっと読む)


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