【課題】ゲート高さが低いため製造容易で、ゲート−コンタクト間の容量を抑制し、ゲート−コンタクト間の短絡を抑制した半導体装置を提供する。
【解決手段】半導体装置の製造方法は基板上にＦｉｎ型半導体層を形成する。Ｆｉｎ型半導体層に交差するダミーゲートが形成される。Ｆｉｎ型半導体層にソースおよびドレインが形成される。ダミーゲート上に層間絶縁膜を堆積した後、ダミーゲートの上面を露出させる。ダミーゲートを除去してゲートトレンチを形成する。ゲートトレンチ内のＦｉｎ型半導体層の上部をリセスする。ゲートトレンチ内のＦｉｎ型半導体層の表面にゲート絶縁膜を形成する。ゲート電極をゲートトレンチ内に充填する。ゲート電極をエッチングバックすることによってゲート電極を形成する。ゲート電極の上面の高さはソースおよびドレインにおけるＦｉｎ型半導体層の上面の高さ以下かつゲートトレンチ内のＦｉｎ型半導体層の上面の高さ以上である。 （もっと読む）

【課題】貫通電極の形成時スループットやコスト悪化を回避する。
【解決手段】シリコン基板１に、貫通電極用のホール２６を形成する。さらにホール２６
上を含んで絶縁膜２２，２３をエッチングして溝３５を形成する。この後、バリアメタル
層４１とシード層４２を積層させてから、ＣＭＰ法による研磨でホール２６の内壁及び溝
３５内のみにシード層４２を残す。シリコン基板１をめっき槽に浸漬させ、溝３５を介し
てホール２６内に電流を供給すると、ホール２６内と溝３５のみにＣｕ膜４７が成長する
。 （もっと読む）

【課題】実施形態は、多層グラフェンの配線及び多層グラフェン配線を有する半導体装置を提供することを目的とする。
【解決手段】実施形態にかかる配線は、基板と、基板上に設けられた金属膜と、記金属膜上に設けられた金属部と、金属部に形成されたグラフェン配線とを有し、前記グラフェン配線は、前記金属膜と電気的に接続し、金属膜と金属部は、異なる金属または合金であることを特徴とする。 （もっと読む）

【課題】アライメントマークに集中する応力の方向依存性を低減して、クラックを発生しにくくする。
【解決手段】基板の第１の主面に、環状の第１の溝及びドット形状の第２の溝を形成する。第１及び第２の溝を埋め込むように絶縁膜を形成した後、基板の第１の主面にフォトレジスト膜を形成する。絶縁膜で埋め込まれた第２の溝の基板上での位置を基準として位置合わせした第１のパターンを、フォトレジスト膜に転写する。絶縁膜で埋め込まれた環状の第１の溝の内側に位置する基板に、基板を厚さ方向に貫通する貫通電極を形成する。 （もっと読む）

【課題】接続孔部分における電気的特性のばらつきを低減することにより、半導体装置の信頼性および製造歩留まりを向上させることのできる技術を提供する。
【解決手段】成膜装置のドライクリーニング処理用のチャンバ５７に備わるウエハステージ５７ａ上に半導体ウエハＳＷを置いた後、還元ガスを供給して半導体ウエハＳＷの主面上をドライクリーニング処理し、続いて１８０℃に維持されたシャワーヘッド５７ｃにより半導体ウエハＳＷを１００から１５０℃の第１の温度で熱処理する。次いで半導体ウエハＳＷをチャンバ５７から熱処理用のチャンバへ真空搬送した後、そのチャンバ５７において１５０から４００℃の第２の温度で半導体ウエハＳＷを熱処理することにより、半導体ウエハＳＷの主面上に残留する生成物を除去する。 （もっと読む）

【課題】エッチングに対して耐性を持つ保護膜が設けられた記憶素子を有する半導体記憶装置を提供する。
【解決手段】実施形態にかかる半導体記憶装置は、半導体基板の上面に形成された複数の記憶素子と、隣り合う各記憶素子の間に埋め込まれた層間絶縁膜と、各記憶素子の側面と、隣り合う各記憶素子の間の半導体基板の上面との上に連続的に形成され、且つ、各記憶素子の側面において膜厚が１０ｎｍ以下である保護膜と、層間絶縁膜中に形成されたコンタクトとを有し、保護膜は、各記憶素子の側面と、隣り合う各記憶素子の間の半導体基板の上面との上に連続的に形成され、且つ、酸化シリコン膜、窒化シリコン膜、又は、酸窒化シリコン膜からなる第１の保護膜と、第１の保護膜上に連続的に形成され、且つ、ボロン膜又は窒化ボロン膜からなる第２の保護膜とを有する。 （もっと読む）

【課題】絶縁膜上に良質のグラフェンを形成しうる半導体装置の製造方法を提供する。
【解決手段】第１の基板上に触媒金属膜を形成する工程と、触媒金属膜を触媒としてグラフェンを形成する工程と、グラフェン上に第１の絶縁膜を形成する工程と、第１の絶縁膜上に第１の金属膜を形成する工程と、第２の基板上に、第２の金属膜を形成する工程と、第１の金属膜の表面と第２の金属膜の表面とを対向させ、第１の金属膜と第２の金属膜とを接合する工程と、第１の基板を除去する工程とを有する。 （もっと読む）

【課題】基板の表裏を導通する導通部における電気特性を向上した貫通電極基板及びそれを用いた半導体装置を提供すること。
【解決手段】本発明の貫通電極基板の製造方法は、ウェハ状の基板に前記基板を貫通しない複数の有底孔を形成し、前記基板及び前記有底孔の表面に絶縁膜を形成し、前記有底孔が開口する側の前記基板及び前記有底孔の絶縁膜上に金属からなるシード膜を形成し、前記シード膜に第１の時間直流電流を供給する電解めっき法により、前記シード層が形成されている面の前記有底孔の底部に金属層を形成し、前記シード膜及び前記金属層にパルス電流を供給する電解めっき法により、前記有底孔内に金属材料を充填して導通部を形成し、前記有底孔が形成されている側と反対側の前記基板の表面を、前記導通部の表面が露出するまで研磨する。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】半導体装置の設計フローは、プラグＰＧに接続された配線Ｍ１を含むチップレイアウトを設計するステップと、設計されたチップレイアウトにおけるプラグＰＧに対する配線Ｍ１のマージンを、プラグＰＧに対する配線Ｍ１のリセス量に応じて修正するステップとを有している。この修正ステップは、テストウエハに試験用プラグとそれに３次元的に接続された試験用配線とを含むテストパターンを形成するサブステップと、試験用配線の配線幅および配線密度と試験用プラグに対する試験用配線のリセス量との相関を調べるサブステップを有している。更に、得られた相関に基づいてプラグＰＧに対する配線Ｍ１のリセス量を予測するサブステップと、予測されたリセス量に応じてプラグＰＧに対する配線Ｍ１のマージンを修正するサブステップを有している。 （もっと読む）

【課題】微細化されたトランジスタのオン特性を向上させる。微細化されたトランジスタを歩留まりよく作製する。
【解決手段】一対の低抵抗領域及び該低抵抗領域に挟まれるチャネル形成領域を含む酸化物半導体層と、ゲート絶縁層を介してチャネル形成領域と重畳する第１のゲート電極層と、第１のゲート電極層のチャネル長方向の側面及びゲート絶縁層の上面と接し、一対の低抵抗領域と重畳する一対の第２のゲート電極層と、第２のゲート電極層上の、側端部を第２のゲート電極層の側端部と重畳する一対の側壁絶縁層と、を有する半導体装置を提供する。 （もっと読む）

【課題】高い歩留まりを実現できる半導体装置の製造方法を提供する。
【解決手段】実施形態によれば、半導体装置の製造方法は、基板１１上の絶縁層１３に形成された第１の凹部１４および第１の凹部１４よりも幅が狭い第２の凹部１５に、基板１１を銅が流動可能なリフロー温度に加熱した状態で、第１の銅膜２１を形成する工程を備えている。また、前記半導体装置の製造方法は、第１の銅膜２１上に、不純物濃度が第１の銅膜２１よりも高い第２の銅膜２２を、第１の銅膜２１の形成時よりも流動性が小さい状態で形成する工程を備えている。 （もっと読む）

【目的】配線間のコンタクト配置において配線間距離をより小さく形成する。
【構成】実施形態の半導体装置は、第１と第２の配線と、第１の絶縁膜と、第２の絶縁膜と、第１のコンタクトと、第２のコンタクトと、を備えている。第１と第２の配線は、基板上に互いに並行するように形成される。第１の絶縁膜は、第１と第２の配線を覆うように形成される。第２の絶縁膜は、第１と第２の制御ゲート線間の所定位置で第１と第２の配線と並行して延びるように形成され、第１の絶縁膜と材料が異なる。第１のコンタクトは、第１と第２の配線間で、前記第２の絶縁膜に対して前記第１の配線側に位置する前記第１の絶縁膜を通して形成される。第２のコンタクトは、前記第１と第２の配線間で、前記第１と第２の配線が延びる方向に沿って前記第１のコンタクトと互いに位置をずらしつつ、前記第２の絶縁膜に対して前記第２の配線側に位置する前記第１の絶縁膜を通して形成される。 （もっと読む）

【課題】半導体装置の特性の向上を図る。
【解決手段】本発明の半導体装置は、（ａ）素子分離領域ＳＴＩにより囲まれた半導体領域３よりなる活性領域Ａｃに配置されたＭＩＳＦＥＴと、（ｂ）活性領域Ａｃの下部に配置された絶縁層ＢＯＸとを有する。さらに、（ｃ）活性領域Ａｃの下部において、絶縁層ＢＯＸを介して配置されたｐ型の半導体領域１Ｗと、（ｄ）ｐ型の半導体領域１Ｗの下部に配置されたｐ型と逆導電型であるｎ型の第２半導体領域２Ｗと、を有する。そして、ｐ型の半導体領域１Ｗは、絶縁層ＢＯＸの下部から延在する接続領域ＣＡを有し、ｐ型の半導体領域１Ｗと、ＭＩＳＦＥＴのゲート電極Ｇとは、ゲート電極Ｇの上部から接続領域ＣＡの上部まで延在する一体の導電性膜であるシェアードプラグＳＰ１により接続されている。 （もっと読む）

【課題】貫通電極の微細化と表面電極の縮小化とを両立することができる半導体装置、および表面電極の大きさに関わらず、表面電極に対して貫通電極を確実にコンタクトさせることができる半導体装置の製造方法を提供すること。
【解決手段】Ｓｉ基板２９の表面１３に複数の絶縁膜リング３２を選択的に形成し、絶縁膜リング３２の開口４２に対向するように表面パッド３３を形成する。次に、Ｓｉ基板２９を裏面１４からエッチングすることにより、絶縁膜リング３２の開口４２を通過して表面パッド３３に達する貫通孔５６を形成し、貫通孔５６の側面にビア絶縁膜３５を形成した後、貫通孔５６に電極材料を充填することにより、表面パッド３３に電気的に接続されるように貫通電極１７を形成する。 （もっと読む）

【課題】電界効果トランジスタを有する半導体装置のトランジスタ性能を向上させることのできる技術を提供する。
【解決手段】ゲート絶縁膜５およびゲート電極６ｎ，６ｐの側面にサイドウォール９を形成した後、サイドウォール９の両側の半導体基板１に不純物をイオン注入して不純物領域を形成する。続いて、半導体基板１の主面上に第１絶縁膜１４、第２絶縁膜１５、および第３絶縁膜１６を順次形成した後、イオン注入された上記不純物を活性化する熱処理を行う。ここで、第１絶縁膜１４は、第２絶縁膜１５よりも被覆性のよい膜であり、かつ、第２絶縁膜１５とエッチング選択比が異なる膜である。第２絶縁膜１５は、第１絶縁膜１４よりも水素の拡散を阻止する機能が高い膜である。第３絶縁膜１６は、第１絶縁膜１４および第２絶縁膜１５よりも内部応力の変化が大きい膜である。 （もっと読む）

【課題】埋め込みゲートを有する半導体素子に関し、ビットラインコンタクトと活性領域の接触面積を増加させビットラインコンタクトの高抵抗性フェイルを防止する。
【解決手段】ビットラインコンタクト１３６が活性領域１２０の上部面だけではなく側面とも接触されることにより、ビットラインコンタクトと活性領域の接触面積を増加させビットラインコンタクトの高抵抗性フェイルを防止する。 （もっと読む）