【課題】半導体装置の製造方法において、被加工材にパターンを形成するためのマスクの選択比を向上させ、プロセスコストの低減、歩留りの向上を可能とする。
【解決手段】被加工材上に所定パターンの有機膜を形成し、所定パターンの有機膜中に金属元素を導入し、金属元素が導入された所定パターンの有機膜を用いて、被加工材をエッチング処理する。 （もっと読む）

【課題】本発明は、アクティブマトリクス型の表示装置において、配線の断面積を増大させることなく、相性の悪い２つの膜（ＩＴＯ膜とアルミニウム膜）からなる配線や電極等を接続し、且つ、大画面化しても低消費電力を実現することを課題とする。
【解決手段】本発明は、配線または電極をアルミニウム合金膜の単層とし、そのアルミニウム合金膜の組成を調節してＩＴＯとの良好なオーミック接合を目指すのではなく、３層構造とすることで課題を解決する。本発明は、アルミニウム原子のチャネル形成領域への拡散を防止するために、ＴｉまたはＭｏからなる第１導電層を設け、その上に電気抵抗値の低いアルミニウム単体（純アルミニウム）からなる第２導電層を設ける。さらに、その第２導電層の上に、ＩＴＯと反応しないアルミニウム合金からなる第３導電層を設け、配線又は電極を３層構造としてＩＴＯと接合させる。 （もっと読む）

【課題】レジスト膜のスリミング時にその膜厚の消費を抑制する半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、基体１１上に複数の絶縁層２５と複数の導電層ＷＬとを交互に積層して積層体を形成する工程と、積層体上にレジスト膜５０を形成する工程と、レジスト膜５０をマスクにして絶縁層２５及び導電層ＷＬをプラズマエッチングする工程と、ホウ素、リン及びヒ素の少なくとも１つを含むガスを用いたプラズマ処理により、レジスト膜５０の上面に、ホウ素、リン及びヒ素の少なくとも１つを含む硬化層５１を形成する工程と、レジスト膜５０の上面に硬化層５１が形成された状態で、酸素を含むガスを用いたプラズマ処理によりレジスト膜５０の平面サイズをスリミングする工程と、を備えた。 （もっと読む）

【課題】リソグラフィの解像限界以上で、かつ、寸法制御性に優れた超微細パターンを容易に形成する。
【解決手段】パターニングすべき第１の膜として、例えばアモルファスシリコン膜１３を形成し、このアモルファスシリコン膜１３上にラインとスペースの比率が略３：１のパターン１４、１７を形成し、次いで、パターン１４、１７をマスクとしてアモルファスシリコン膜１３を加工し、次いで、パターン１４、１７を両側から幅が略１／３となるまでスリミングした後、このスリミングされたパターンの反転パターン層として、例えばＢＳＧ膜１８を形成し、次いで、このＢＳＧ膜１８をマスクとしてアモルファスシリコン膜１３を再加工して、ラインとスペースの比率が略１：１で、かつ、ピッチが元の略半分のパターンを形成する。 （もっと読む）

【課題】浅いソース、ドレイン接合位置を保ちつつ、ソース、ドレインがシリサイド化され、かつ、接合リークが低く抑えられた半導体装置の製造方法および半導体装置を提供する。
【解決手段】ＭＩＳＦＥＴ（金属絶縁物半導体電界効果トランジスタ）を有する半導体装置の製造方法であって、シリコン基板１１００の表面に、このＭＩＳＦＥＴのゲート絶縁膜を形成し、このゲート絶縁膜上にゲート電極を形成し、このゲート電極の両側に、｛１１０｝面方位を有するシリコン面上に設けられ、このシリコン面上の＜１００＞方向に垂直な長辺と、この＜１００＞方向に平行で幅が０．５μｍ以下の短辺からなる矩形状を呈し、ＭＩＳＦＥＴのソース、ドレイン領域の一部を構成する複数のニッケルシリサイド（ＮｉＳｉ）領域５０１ａ、５０２ａを形成する。 （もっと読む）

【課題】小さい回路面積でメモリへのデータ書き込みに必要な高電位を得ることができる半導体装置を提供することを目的とする。
【解決手段】外部からの電波を受信するアンテナ部と、アンテナ部の出力を整流して直流電圧ＶＤＤ０を出力する整流回路部と、整流回路部の出力を受信して一定の電圧であるＶＤＤを出力するレギュレータ回路と、直流電圧ＶＤＤ０を昇圧する昇圧回路とを有する。昇圧回路の入力電圧として、従来使われていたレギュレータ回路１０４の出力ＶＤＤではなく、ＶＤＤよりも高電位である整流回路部１０３の出力ＶＤＤ０を用いることにより、小さい回路面積で、メモリへのデータ書き込みに必要な高電位を得ることができるものである。 （もっと読む）

【課題】層間絶縁膜上のハードマスク膜に配線溝パターンを段差のない状態で形成可能な半導体装置の製造方法を提供する。
【解決手段】基板１１上の層間絶縁膜１２上にハードマスク膜１３を形成し、ハードマスク膜１３の配線溝パターンを除く領域に表面処理を行うことで変質層２１を形成する工程と、ハードマスク膜１３上にレジストを塗布し、接続孔１４を形成するためのレジストパターンＲ２を形成する工程と、レジストパターンＲ２をマスクとしたエッチングにより、ハードマスク膜１３を貫通する状態で、層間絶縁膜１２に接続孔１４を形成する工程と、変質層２１をマスクとしてハードマスク膜１３の配線溝パターン領域を選択的にエッチング除去することで、ハードマスク膜１３をパターンニングする工程と、このハードマスク膜１３をマスクに用いて、層間絶縁膜１２に接続孔１４に連通する配線溝を形成する工程とを有する半導体装置の製造方法である。 （もっと読む）