【課題】半導体記憶装置において誤動作が生じる蓋然性を低減する。
【解決手段】積層配置されるメモリセルアレイ（例えば、酸化物半導体材料を用いて構成されているトランジスタを含むメモリセルアレイ）と周辺回路（例えば、半導体基板を用いて構成されているトランジスタを含む周辺回路）の間に遮蔽層を配置する。これにより、当該メモリセルアレイと当該周辺回路の間に生じる放射ノイズを遮蔽することが可能となる。よって、半導体記憶装置において誤動作が生じる蓋然性を低減することが可能となる。 （もっと読む）

【課題】酸化物半導体層を用いた表示装置に代表される半導体装置において、画面サイズの大型化や高精細化に対応し、表示品質が良く、安定して動作する信頼性のよい半導体装置を提供する。
【解決手段】引き回し距離の長い配線にＣｕを含む導電層を用いることで、配線抵抗の増大を抑える。また、Ｃｕを含む導電層を、ＴＦＴのチャネル領域が形成される酸化物半導体層と重ならないようにし、窒化珪素を含む絶縁層で包むことで、Ｃｕの拡散を防ぐことができ、信頼性の良い半導体装置を作製することができる。特に、半導体装置の一態様である表示装置を大型化または高精細化しても、表示品質が良く、安定して動作させること
ができる。 （もっと読む）

【課題】半導体層と電極の接続部に生じる寄生抵抗を抑制し、配線抵抗による電圧降下の
影響や画素への信号書き込み不良や階調不良などを防止し、より表示品質の良い表示装置
を代表とする半導体装置を提供することを課題の一つとする
【解決手段】上記課題を解決するために、本発明は酸素親和性の強い金属を含むソース電
極、及びドレイン電極と、不純物濃度を抑制した酸化物半導体層とを接続した薄膜トラン
ジスタと、低抵抗な配線を接続して半導体装置を構成すればよい。また、酸化物半導体を
用いた薄膜トランジスタを絶縁膜で囲んで封止すればよい。 （もっと読む）

【課題】段差を有する膜構造を高精度にエッチングするプラズマ処理装置またはドライエッチング方法を提供する。
【解決手段】真空容器１０７と、この真空容器内部の処理室内に配置されその上面にエッチング対象のウェハ１１２が載せられる下部電極１１３と、下部電極１１３にバイアス電位を形成するための高周波電力を供給するバイアス印加装置１１８，１２０と、前記処理室内に反応性ガスを導入するガス供給手段１１１と、前記処理室内にプラズマを生成するための電界を供給する電界供給手段１０１〜１０３と、前記高周波電力により前記ウェハ１１２に入射する前記プラズマ中のイオンのエネルギーの分布を調節する調節装置１２７とを備えたプラズマ処理装置。 （もっと読む）

【課題】可撓性を有する基板上に有機化合物を含む層を有する素子が設けられた半導体装置を歩留まり高く作製することを課題とする。
【解決手段】基板上に剥離層を形成し、剥離層上に、無機化合物層、第１の導電層、及び有機化合物を含む層を形成し、有機化合物を含む層及び無機化合物層に接する第２の導電層を形成して素子形成層を形成し、第２の導電層上に第１の可撓性を有する基板を貼りあわせた後、剥離層と素子形成層とを剥す半導体装置の作製方法である。 （もっと読む）

【課題】金属コンタクトを安定に形成できる半導体装置の製造方法を提供する。
【解決手段】セル領域にストレージノードコンタクトプラグ１２を形成するステップと、第１の層間絶縁膜１７を形成するステップと、周辺領域の第１の層間絶縁膜上に第１のビットライン２０を形成するステップと、第２の層間絶縁膜２２を形成するステップと、周辺領域の第２の層間絶縁膜上に第１のビットラインと電気的に接続された第２のビットライン２５を形成するステップと、セル領域のストレージノードコンタクトプラグの上面を露出させるステップと、セル領域にストレージノードコンタクトプラグと接するキャパシタを形成するステップと、キャパシタが形成された基板の全面に第３の層間絶縁膜３１を形成するステップと、周辺領域の第３の層間絶縁膜を貫通して第２のビットラインに接する金属コンタクト３３を形成するステップとを含むことを特徴とする。 （もっと読む）

【課題】作製工程を大幅に削減し、低コストで生産性の良い液晶表示装置を提供する。消費電力が少なく、信頼性の高い液晶表示装置を提供する。
【解決手段】ゲート配線上の一部を含む半導体層のエッチングと、画素電極とドレイン電極を接続するためのコンタクトホールの形成を、同一のフォトリソグラフィ工程及びエッチング工程で行うことで、フォトリソグラフィ工程を削減する。これにより露出したゲート配線の一部を絶縁層で覆い、これに液晶層の間隔を維持するスペーサを兼ねさせる。フォトリソグラフィ工程を削減することにより、低コストで生産性の良い液晶表示装置を提供することができる。また、半導体層に酸化物半導体を用いることで、消費電力が低減され、信頼性の高い液晶表示装置を提供することができる。 （もっと読む）

【課題】半導体領域に酸化物半導体を用いた、高耐圧で、大電流の制御が可能であり、かつ量産性に優れた半導体素子を提供することを課題の一とする。また、該半導体素子を用いた半導体装置を提供することを課題の一とする。また、該半導体素子の作製方法を提供することを課題の一とする。
【解決手段】半導体領域に酸化物半導体を用いたトランジスタと、トランジスタのゲート電極層、ソース電極層及びドレイン電極層の各々と電気的に接続した貫通電極を備えた半導体チップを積層し、トランジスタを電気的に並列接続することによって、実質的にＷ長の長い半導体素子を提供する。 （もっと読む）

【課題】集積化が進む配線基板、又は半導体装置において、導通不良を軽減する。信頼性の高い配線基板、又は半導体装置を歩留まり良く作製する。
【解決手段】多層配線構造を有する配線基板、又は半導体装置において、該配線に用いる導電層の接続構造に曲面を有する導電層を用いる。周囲の絶縁層の除去によって露出された下層の導電層の先端部は曲面であり、下層の導電層上に積層する上層の導電層の被覆性を良好とすることができる。曲面な表面を有するレジストマスクを用いて導電層をエッチング加工することによって曲面な表面を有する導電層を形成する。 （もっと読む）

【課題】生産性を向上した一括加工型３次元積層メモリ構成の不揮発性半導体記憶装置を提供する。
【解決手段】実施形態によれば、積層構造体ＭＬと、選択ゲート電極ＳＧと、半導体ピラーＳＰと、記憶層４８と、内側絶縁膜４２と、外側絶縁膜４３と、選択ゲート絶縁膜ＳＧＩと、を備えた不揮発性半導体記憶装置が提供される。積層構造体は、第１方向に積層された複数の電極膜６１と、電極間絶縁膜６２と、を有する。選択ゲート電極は、積層構造体と積層された複数の選択ゲート導電膜７１と、選択ゲート導電膜間絶縁膜７２と、を有する。半導体ピラーは、積層構造体及び選択ゲート電極を第１方向に貫通する。記憶層は、電極膜と半導体ピラーとの間に、内側絶縁膜は、記憶層と半導体ピラーとの間に、外側絶縁膜は、記憶層と電極膜との間に、選択ゲート絶縁膜は、選択ゲート導電膜と半導体ピラーとの間に設けられる。 （もっと読む）

【課題】本発明は、表面平滑性に優れ、薄膜素子の特性劣化を抑制することが可能な薄膜素子用基板が得られる新規な薄膜素子用基板の製造方法を提供することを主目的とする。
【解決手段】本発明は、金属基材に薬液処理を施す金属基材表面処理工程と、上記金属基材上にポリイミド樹脂組成物を塗布して絶縁層を形成する絶縁層形成工程とを有し、上記絶縁層の表面粗さＲａが３０ｎｍ以下であることを特徴とする薄膜素子用基板の製造方法を提供することにより、上記目的を達成する。 （もっと読む）

【課題】 空隙を組み込んだ構造体及びその形成方法を提供する。
【解決手段】 ＶＬＳＩ及びＵＬＳＩ用の空隙含有金属・絶縁体相互接続構造体を、光パターン化可能低ｋ材料を用いて作成する方法、及び形成した空隙含有金属・絶縁体相互接続構造体を開示する。より具体的には、本明細書で説明する方法は、内部に種々異なる深さの空隙がフォトリソグラフィにより画定された光パターン化可能低ｋ材料の内部に構築される相互接続構造体を提供する。本発明の方法においては、空隙を形成するのにエッチ・ステップは必要としない。光パターン化可能低ｋ材料内部の空隙を形成するのに、エッチ・ステップを必要としないで、本発明において開示する方法は、高信頼性の相互接続構造体を提供する。 （もっと読む）

【課題】深さの異なるコンタクトホールを同時に形成することを可能とした半導体装置を提供する。
【解決手段】第１の溝部７内に形成された第１の埋め込み配線１１と、第２の溝部１２内に形成された第２の埋め込み配線１４と、第１の埋め込み配線１１上に第１のコンタクトプラグ２４が形成される第１のコンタクト形成領域２３と、第２の埋め込み配線１４上に第２のコンタクトプラグ２６が形成される第２のコンタクト形成領域２５とを備え、第１のコンタクト形成領域２３の上面２３ａが第１の埋め込み配線１１の上面１１ａよりも高い位置にあり、第２のコンタクト形成領域２５の上面２５ａが第２の埋め込み配線１４の上面１４ａと同じかそれよりも高い位置にあり、第１のコンタクト形成領域２３の上面２３ａが第２のコンタクト形成領域２５の上面２５ａと同じかそれよりも高い位置にある。 （もっと読む）

【課題】多層配線間で形成される寄生容量を低減することを目的の一とする。
【解決手段】絶縁表面上に第１配線と、前記第１配線を覆う第１層間絶縁膜と、前記第１層間絶縁膜上の一部に接して第２層間絶縁膜と、前記第１層間絶縁膜及び前記第２層間絶縁膜上に第２配線とを有し、前記第１配線と前記第２配線とが重なっている領域には、前記第１層間絶縁膜と前記第２層間絶縁膜とが積層された半導体装置である。第１配線と第２配線間に層間絶縁膜が積層されていることで寄生容量の低減が可能となる。 （もっと読む）

【課題】ＭＲＡＭを含む半導体装置において、ＭＲＡＭの特性を向上することができる技術を提供する。
【解決手段】配線Ｌ３およびデジット配線ＤＬを形成した層間絶縁膜ＩＬ３の表面に対してプラズマ処理を実施する。まず、半導体基板１Ｓをチャンバ内に搬入し、窒素を含有する分子（アンモニアガス）と窒素を含有しない不活性分子（水素ガス、ヘリウム、アルゴン）とからなる混合ガスをチャンバ内に導入する。このとき、窒素を含有する分子の流量よりも窒素を含有しない不活性分子の流量が多い条件で、混合ガスを導入し、混合ガスをプラズマ化してプラズマ処理を実施する。 （もっと読む）

【課題】ビアと配線の間に位置ずれが生じても、エアギャップとビアが繋がることを抑制できるようにする。
【解決手段】配線１６２は第１絶縁層１２０に埋め込まれており、上面が第１絶縁層１２０の上面より高い。エアギャップ１２８は、配線１６２と第１絶縁層１２０の間に位置している。第２絶縁層２００は、少なくとも第１絶縁層１２０上及びエアギャップ１２８上に形成されている。本図に示す例では、第２絶縁層２００は配線１６２を被覆していない。エッチングストッパー膜２１０は、少なくとも第２絶縁層２００上に形成されている。本図に示す例では、エッチングストッパー膜２１０は、第２絶縁層２００上及び配線１６２上に形成されている。第３絶縁層２２０はエッチングストッパー膜２１０上に形成されている。ビア２６２は第３絶縁層２２０に埋め込まれており、配線１６２に接続している。 （もっと読む）

【課題】本発明は、信頼性の高い半導体装置の製造方法および半導体装置を提供する。
【解決手段】本発明の半導体装置の製造方法は、半導体基板上に設けられた第１絶縁体層を貫く第１開口に第１プラグ電極を形成する工程と、第１プラグ電極と接触する第１配線層を形成する工程と、第１絶縁体層上および第１配線層上にエッチングストップ層および第２絶縁体層をこの順で形成する工程と、第１配線層上のエッチングストップ層および第２絶縁体層をドライエッチングを用いて除去することにより第１配線層を露出させ、第１配線層の側面上および第１絶縁体層の一部の上に設けられたエッチングストップ層ならびに第２絶縁体層を含むサイドウォールを形成する工程と、第３絶縁体層を形成する工程と、第３絶縁体層を貫く第２開口を形成する工程と、第２開口に第１配線層と接触する第２プラグ電極を形成する工程とを備えることを特徴とする。 （もっと読む）

【課題】配線抵抗の低い半導体装置を提供すること、透過率の高い半導体装置を提供すること、または開口率の高い半導体装置を提供することを課題とする。
【解決手段】ゲート電極、半導体層、ソース電極又はドレイン電極を透光性を有する材料を用いて形成し、ゲート配線又はソース配線等の配線を透光性を有する材料より抵抗率が低い材料で設ける。また、ソース配線及び／又はゲート配線を、透光性を有する材料と当該透光性を有する材料より抵抗率が低い材料を積層させて設ける。これにより、配線抵抗が低く、透過率の高い半導体装置を提供することができる。 （もっと読む）

【課題】信頼性の高い半導体装置を提供する。
【解決手段】ゲート電極と、ゲート電極の上に設けられたゲート絶縁膜と、ゲート絶縁膜
の上に設けられソース領域及びドレイン領域を含む半導体膜と、ソース領域又はドレイン
領域に電気的に接続する配線又は電極と、配線又は電極の上に設けられ第１の開口部を有
する第１の絶縁膜と、第１の絶縁膜の上に設けられ第２の開口部を有する第２の絶縁膜と
、第２の絶縁膜の上に設けられた画素電極とを有し、第１の絶縁膜は窒化シリコン膜を含
む積層の無機絶縁膜からなり、第２の絶縁膜は有機樹脂膜からなり、第２の絶縁膜の第２
の開口部の底面において、第１の絶縁膜の上面は第２の絶縁膜に覆われていない露呈した
部分を有し、第２の絶縁膜の第２の開口部の断面において、第２の絶縁膜の内壁面は凸状
の曲面を有しており、画素電極は、第１の開口部及び第２の開口部を介して配線又は電極
に電気的に接続されている。 （もっと読む）