【課題】半導体装置の性能を向上させる。
【解決手段】半導体基板１のｎＭＩＳ形成領域１Ａにｎチャネル型ＭＩＳＦＥＴＱｎを、半導体基板１のｐＭＩＳ形成領域１Ｂにｐチャネル型ＭＩＳＦＥＴＱｐを、それぞれ形成してから、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを覆うように引張応力の窒化シリコン膜５を形成し、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの窒化シリコン膜５に紫外線照射処理を施す。その後、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５を覆いかつｐＭＩＳ形成領域１Ｂの窒化シリコン膜５を露出するマスク層６ａを形成してから、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５をプラズマ処理することで、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力を緩和させる。 （もっと読む）

【課題】チャネル形成領域に対しトランジスタの電流駆動能力を向上させる方向に応力をかけ、さらに電流駆動能力が向上し、性能が向上された半導体装置を提供する。
【解決手段】半導体基板１ａの活性領域１ｃが素子分離絶縁膜２で区画され、チャネル形成領域、ゲート絶縁膜、ゲート電極８ａ、ソース・ドレイン領域及び被覆応力膜を有するＮＴｒを有し、ソース・ドレイン領域の両側部に位置する素子分離絶縁膜２ａの表面は、ソース・ドレイン領域の表面より低い位置に形成されており、ゲート電極８ａ、活性領域１ｃ、及び表面がソース・ドレイン領域の表面より低い位置に形成された素子分離絶縁膜２ａを被覆して、チャネル形成領域に対し引張応力を印加する被覆応力膜が形成されている構成とする。 （もっと読む）

【課題】メモリ・ロジック混載型の半導体装置の高性能化を可能にする技術を提供する。
【解決手段】ストッパ膜１７は、ストッパ膜１３及び層間絶縁膜１４から成る絶縁層上に形成されている。コンタクトプラグ１６，６５，６６のそれぞれは、その上面がストッパ膜１７から露出するように、ソース・ドレイン領域９，５９とそれぞれ電気的に接続されてストッパ膜１３、層間絶縁膜１４及びストッパ膜１７に設けられている。絶縁層２０は、ストッパ膜１７及びコンタクトプラグ１６，６５，６６の上に設けられている。キャパシタ８２の下部電極は、メモリ形成領域において、コンタクトプラグ６６の上面とストッパ膜１７の上面とに接触するように絶縁層２０内に設けられている。 （もっと読む）

【課題】半導体基板の転移を防止しつつ、絶縁膜の埋め込み性を確保するとともに、エッチング耐性を向上させる。
【解決手段】シリコン含有無機ポリマー膜８にアルカリ金属元素またはアルカリ土類金属元素を含有させ、塗布法などの方法にてトレンチ６内に埋め込まれるようにしてシリコン含有無機ポリマー膜８をライナー膜７上に形成し、水蒸気を含む雰囲気中でシリコン含有無機ポリマー膜８の酸化処理を行うことにより、シリコン含有無機ポリマー膜８をシリコン酸化膜９に変化させる。 （もっと読む）

【課題】ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタ共にドレイン電流特性に優れた半導体装置を実現する。
【解決手段】ｎチャネル型電界効果トランジスタ１０と、ｐチャネル型電界効果トランジスタ３０とを有する半導体装置において、ｎチャネル型電界効果トランジスタ１０のゲート電極１５を覆う応力制御膜１９には、膜応力が引張応力側の膜を用いる。ｐチャネル型電界効果トランジスタ３０のゲート電極３５を覆う応力制御膜３９には、膜応力が、ｎチャネル型トランジスタ１０の応力制御膜１９より、圧縮応力側の膜を用いることにより、ｎチャネル型、ｐチャネル型トランジスタの両方のドレイン電流の向上が期待できる。このため、全体としての特性を向上させることができる。 （もっと読む）

【課題】成膜温度が１８０℃以下で形成される絶縁膜の絶縁性を高めることの可能な絶縁膜の形成方法及び該絶縁膜を形成する成膜装置を提供する。
【解決手段】
マスフローコントローラＭＦＣ１から原料タンクＴＫにＡｒガスを供給することによって押し出されたＺｒ（ＢＨ_４）_４ガスと、マイクロ波プラズマ源ＰＬで励起することによって活性状態にされた酸素原子を含むガスとを、シャワープレート３６に設けられた複数の孔から別々に基板Ｓ表面の空間に供給する。この際、活性状態にされた酸素原子を含むガスの供給を連続的に行う間に、Ｚｒ（ＢＨ_４）_４昇華ガスの供給を間欠的に複数回行ってもよい。これにより、ジルコニウムと、ホウ素と、酸素とを含む絶縁膜であるＺｒＢＯ膜を基板Ｓの表面及び該基板Ｓの有する貫通孔の内面に形成する。 （もっと読む）

【課題】画素部に形成される画素電極やゲート配線及びソース配線の配置を適したものとして、かつ、マスク数及び工程数を増加させることなく高い開口率を実現した画素構造を有するアクティブマトリクス型表示装置を提供することを目的とする。
【解決手段】絶縁表面上のゲート電極及びソース配線と、前記ゲート電極及びソース配線上の第１の絶縁層と、前記第１の絶縁膜上の半導体層と、前記半導体膜上の第２の絶縁層と、前記第２の絶縁層上の前記ゲート電極と接続するゲート配線と、前記ソース電極と前記半導体層とを接続する接続電極と、前記半導体層と接続する画素電極とを有することを特徴としている。 （もっと読む）

【課題】作製工程を大幅に削減し、低コストで生産性の良い液晶表示装置を提供する。消費電力が少なく、信頼性の高い液晶表示装置を提供する。
【解決手段】ゲート配線上の一部を含む半導体層のエッチングと、画素電極とドレイン電極を接続するためのコンタクトホールの形成を、同一のフォトリソグラフィ工程及びエッチング工程で行うことで、フォトリソグラフィ工程を削減する。これにより露出したゲート配線の一部を絶縁層で覆い、これに液晶層の間隔を維持するスペーサを兼ねさせる。フォトリソグラフィ工程を削減することにより、低コストで生産性の良い液晶表示装置を提供することができる。また、半導体層に酸化物半導体を用いることで、消費電力が低減され、信頼性の高い液晶表示装置を提供することができる。 （もっと読む）

【課題】コンタクト孔に埋め込まれる金属プラグの材料が層間絶縁膜に染み出すのを防止できる半導体装置を提供する。
【解決手段】隣り合う２つのメモリセル１のサイドウォール間の不純物拡散領域に電気的接続されるコンタクトプラグ４０が、層間絶縁膜１８を貫通して設けられている。コンタクト孔４１の側壁は、層間絶縁膜１８より緻密なシール膜４２で覆われている。コンタクトプラグ４０は、シール膜４２の表面およびコンタクト孔４１の底面部を覆うように形成されたバリアメタル膜４３と、バリアメタル膜４３に包囲された状態でコンタクト孔４１内に埋め込まれた金属プラグ４４とを含む。 （もっと読む）

【課題】ビアに位置ずれが生じても、ビアがエアギャップにつながることを抑制できるようにする。
【解決手段】複数の配線２４０は例えばＣｕ配線であり、互いに平行に延伸している。側壁絶縁膜２１２は、複数の配線２４０それぞれの側壁に形成されている。エアギャップは、複数の配線２４０それぞれの相互間に形成され、複数の側壁絶縁膜２１２の間に位置している。絶縁膜３０２は、複数の配線２４０上、複数の側壁絶縁膜２１２上、およびエアギャップ２１４上に形成されている。ビア３４４は絶縁膜３０２を貫通しており、いずれかの配線２４０に接続している。そして側壁絶縁膜２１２は、絶縁膜３０２がエッチングされる条件では絶縁膜３０２よりエッチングレートが低い材料により形成されている。 （もっと読む）

【課題】ケイ素含有誘電体材料の層の誘電率の修復
【解決手段】第１の誘電率および少なくとも１つの表面を有するケイ素含有誘電体材料の層の誘電率の修復方法であって、ケイ素含有誘電体材料の層の第１の誘電率が第２の誘電率まで増加しており、該方法は、ケイ素含有誘電体材料の層の少なくとも１つの表面と、ケイ素含有流体とを接触させるステップ、そしてケイ素含有誘電体材料の層の少なくとも１つの表面を、紫外線照射、熱、および電子ビームからなる群から選択されるエネルギー源に曝すステップ、の各ステップを含み、ケイ素含有誘電体材料の層は、ケイ素含有誘電体材料の層をエネルギー源に曝した後の第２の誘電率より低い第３の誘電率を有する、方法。 （もっと読む）

【課題】 膜ストレス低減を図った無機ＳＯＧ膜を有した半導体装置及びその製造方法を提供する。
【解決手段】 本発明の半導体装置は、半導体基板１上に形成された下層配線３と、前記下層配線３上及び下層配線３間に形成され、不純物がイオン注入されることで圧縮応力を示す無機ＳＯＧ膜５ａと、前記無機ＳＯＧ膜５ａを含む層間絶縁膜７に形成されたコンタクトホールを介して前記下層配線に接続する上層配線とを具備することを特徴とする。 （もっと読む）

【課題】マンガン含有材料を利用して、低誘電率膜への銅の拡散を防止する。
【解決手段】成膜装置１００では、制御部７０の制御に基づき、処理容器１内を真空にして、ヒーター６によりウエハＷを加熱しつつ、シャワーヘッド１１のガス吐出孔１３ａ，１３ｂからウエハＷへ向けて低誘電率材料とマンガン含有材料とを含む成膜ガスを供給する。高周波電源２３からシャワーヘッド１１に高周波電力を供給することにより、成膜ガスを解離させ、処理容器１内に成膜ガスのプラズマを生成させる。このプラズマによって、ウエハＷの表面にＭｎを含有するＳｉＣＯＨ膜を成膜する。 （もっと読む）

本発明の実施形態は、超小型電子構造の形成に関する。３２ｎｍの次のテクノロジーノード向けの低誘電率誘電体材料は、約２．６未満の誘電率を呈する必要がある。本発明により、全体として超小型電子構造の曲げおよび剪断強度の完全性を向上させながら、そのような低誘電率誘電体材料を使用する半導体デバイスを形成することが可能になる。
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【課題】レジスト残滓を確実に除去する。
【解決手段】基板１０上の一部にレジスト２０を用いて導体層１９をパターニングした後、レジスト２０を剥離するレジスト剥離工程と、基板１０の導体層１９が形成された面に対して、第一ノズル１０３から第一噴射圧で溶剤を噴射することによりレジスト２０の残滓２０ｂをふやかし、第二ノズル１０４から第一噴射圧よりも高圧の第二噴射圧で溶剤を噴射することによりレジスト２０の残滓２０ｂを物理力で除去するレジスト残滓除去工程と、を備える導体層の形成方法である。 （もっと読む）

【課題】配線の導通信頼性を損なうことなく、エアギャップを形成でき、配線間容量Ｃが低減した配線膜構造を有する半導体装置を提供することである。
【解決手段】 半導体装置の製造方法において、第１絶縁膜を形成する第１絶縁膜形成工程と、前記第１絶縁膜に配線膜を形成する配線膜形成工程と、前記配線膜が形成されてない箇所の前記第１絶縁膜にドライエッチングで溝を形成するドライエッチング工程と、前記ドライエッチング工程の後、前記溝が埋め尽くされることが無いよう、前記配線膜および前記溝上に第２絶縁膜を形成する第２絶縁膜形成工程とを具備する。 （もっと読む）

【課題】 サブリソグラフィ・ピッチの構造体とリソグラフィ・ピッチの構造体との相互接続を形成する。
【解決手段】 サブリソグラフィ・ピッチを有する複数の導電線をリソグラフィでパターン形成し、複数の導電線の縦方向から４５度より小さい角度の線に沿って切断することができる。代わって、ホモポリマーと混合した共重合体を陥凹エリア内に入れて自己整合し、一定幅領域内にサブリソグラフィ・ピッチを有し、台形領域で隣接線間にリソグラフィ寸法を有する複数の導電線を形成することができる。さらに代わって、サブリソグラフィ・ピッチを有する第１の複数の導電線と、リソグラフィ・ピッチを有する第２の複数の導電線は、同じレベルでまたは異なるレベルで形成することができる。 （もっと読む）

【課題】主にアルミニウム系通常配線を有するＬＳＩの製造工程ＢＥＯＬプロセスでは、配線の信頼性に関して、ＥＭ耐性およびＳＭ耐性の向上が特に重要である。アルミニウム系配線に関する不良の中でも、配線メタル膜の膨張や欠けの発生は、ＥＭ耐性およびＳＭ耐性を大きく劣化させる要因となる。
【解決手段】本願発明は、層間絶縁膜を成膜するプラズマＣＶＤチャンバのウエハ・ステージ上に於いて、アルミニウム系配線メタル膜のパターニングの後であって層間絶縁膜の成膜前に、ウエハのデバイス面に対して、不活性ガスを主要な成分の一つとして含む雰囲気下、アルミニウム系配線メタル膜および層間絶縁膜の成膜温度よりも高いウエハ温度において、プラズマ・アニール処理を実行することにより、配線メタル層の側壁部の付着物が完全に除去され、膨張不良の原因が取り除かれ、更に、不動態化の進行、ストレス開放等により、欠け不良を抑制するものである。 （もっと読む）

【課題】低コストかつ作業効率の高い半導体装置の製造方法を提供する。
【解決手段】シリコン基板１１０の上に回路パターンを形成し、回路パターンが形成されたシリコン基板１１０の上に層間絶縁膜１４０を形成する。層間絶縁膜１４０に対して第１の加速電圧でイオン注入を行い第１イオン層３１０を形成する。続いて第１の加速電圧より高い第２の加速電圧でイオン注入を行い第２イオン層３２０を形成する。その後、層間絶縁膜１４０を、第２イオン層３２０の波形上端部３２０Ｐｕが表出するまで研磨する。 （もっと読む）