【課題】本発明は、貫通電極のサイズ（直径）が縮小化された場合でも、４端子法により貫通電極の抵抗値を正確に測定することの可能な半導体チップ及びその抵抗測定方法、並びに半導体装置を提供することを課題とする。
【解決手段】半導体基板１０１及び回路素子層１０２を有する半導体チップ本体５５と、半導体チップ本体５５を貫通する第１乃至第４の貫通電極６１〜６４と、回路素子層１０２に設けられた回路素子を介することなく、第１の貫通電極６１と第２の貫通電極６２とを電気的に接続する第１の導電経路９６と、回路素子を介することなく、第１の貫通電極６１と第３の貫通電極６３とを電気的に接続する第２の導電経路９７と、回路素子を介することなく、第２の貫通電極６２と第４の貫通電極６４とを電気的に接続する第３の導電経路９８と、を有する。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】半導体装置の設計フローは、プラグＰＧに接続された配線Ｍ１を含むチップレイアウトを設計するステップと、設計されたチップレイアウトにおけるプラグＰＧに対する配線Ｍ１のマージンを、プラグＰＧに対する配線Ｍ１のリセス量に応じて修正するステップとを有している。この修正ステップは、テストウエハに試験用プラグとそれに３次元的に接続された試験用配線とを含むテストパターンを形成するサブステップと、試験用配線の配線幅および配線密度と試験用プラグに対する試験用配線のリセス量との相関を調べるサブステップを有している。更に、得られた相関に基づいてプラグＰＧに対する配線Ｍ１のリセス量を予測するサブステップと、予測されたリセス量に応じてプラグＰＧに対する配線Ｍ１のマージンを修正するサブステップを有している。 （もっと読む）

【課題】ワイヤボンディング時のストレスでボンディングパッド下の絶縁層のダメージを電気的に検出できる半導体装置および導入されたダメージを検出して良品、不良品を判定できる半導体装置の試験方法を提供すること。
【解決手段】酸化膜４上にポリシリコン５を配置し、このポリシリコン５にｐｎダイオード９を形成し、ｎカソード層６上に層間絶縁膜１０を挟んで第１ボンディングパッド１１を配置する。また、ｐアノード層７上に第２ボンディングパッド１２を配設することで、層間絶縁膜１０に導入されるダメージが層間絶縁膜１０を貫通するか否かを電気的に検出できる半導体装置（パワーＩＣなど）とすることができる。 （もっと読む）

【課題】 貫通ビアを用い積層した半導体装置においては、信号を伝送する貫通ビアがオープンやショートした場合に、その貫通ビアを回避して積層チップ全体を正常動作させるために、複雑な回路を構成が必要であった。
【解決手段】 信号を伝送する貫通ビアにおいて、ビアの内壁を構成するシリコンに高い不純物の領域を形成して貫通導体とシリコン基板が接触したときに基板に接続されているＶＳＳなどの基準電位に誘導する。故障モードを固定できるため、冗長化／復号化回路が簡単になるうえ、必要な冗長貫通ビアの本数を削減することができる。 （もっと読む）

【課題】本発明は、半導体ウエハの検査において、半導体ウエハの裏面電極の端子としての機能を維持しつつ、半導体ウエハに過度の力がかかることを防止できる半導体ウエハ、半導体ウエハ検査装置、及び半導体ウエハの検査方法を提供することを目的とする。
【解決手段】本発明に係る半導体ウエハは、ダイシングラインを隔てて複数のチップが並ぶ半導体ウエハの表面側に形成された表面電極と、該半導体ウエハの裏面側に、該ダイシングラインを隔てて形成された複数の裏面電極と、該半導体ウエハの裏面側に、該ダイシングラインを跨いで該複数の裏面電極を電気的に接続する接続パターンと、を備える。該複数の裏面電極のうちの少なくともひとつは、該半導体ウエハのバイアホールを介して該表面電極と電気的に接続される。 （もっと読む）

【課題】ダイシングの際にクラック発生を抑制できる半導体装置を提供する。
【解決手段】半導体基板の上に形成された複数の配線層と、前記複数の配線層の間に配置されたビア層と、前記複数の配線層に形成された導電膜と、前記ビア層の上下の前記配線層の前記導電膜と接続するビアプラグＶ５とを有し、スクライブ領域３１は、チップ領域の外周であって前記半導体基板の縁に接して位置し、前記スクライブ領域３１は前記縁に接するパッド領域３３を有し、前記パッド領域３３は、前記複数の配線層の各々に、平面視において相互に重なって配置され、前記複数の配線層は、第１の配線層と第２の配線層を有し、前記第１の配線層の前記導電膜は、前記パッド領域３３の全面に形成された第１の導電パターン５５を有し、前記第２の配線層の前記導電膜は、前記パッド領域の一部に形成された第２の導電パターン５０を有する。 （もっと読む）

【課題】
実施形態は、解析が簡便な半導体装置を提供する。
【解決手段】
本実施形態の半導体装置は、内部信号を伝送可能な第１配線１０１と、第１配線１０１
と電気的に接続された測定電極１００と、測定電極１００と隣接するように配置され、内
部信号を計測するときに接地電位ＶＳＳが印加され、内部信号を計測する以外のときに所
望の電圧が印加されたダミー電極１０２，１０３とを備える。
例えば、測定電極１００は、環状に形成されており、ダミー電極は、第１電極１０２と
第２電極１０３とを有し、第１電極１０２は、測定電極１００の内側に形成された空間に
隣接するように配置され、第２電極１０３は、測定電極１００の外側に隣接するように配
置される。 （もっと読む）

【課題】シールリングの内側領域生じたクラックを低コストで検出することができる半導体装置を提供する。
【解決手段】図２に示すように、本実施形態に係る半導体装置は、多層配線層と、内部回路領域３と、多層配線層に形成され、内部回路領域３を囲うシールリング２２０と、平面視で内部回路領域３とシールリング２２０とに挟まれた領域に設けられているＴＥＧ２００と、を含んでいる。ＴＥＧ２００は、多層配線層の少なくとも２層それぞれに設けられ、互いに接続する導体パターン７と、Ｐ型ウェル１３と、Ｎ型ウェル１４とによって構成されている。Ｐ型ウェル１３とＮ型ウェル１４は、平面視で交互に互いに接続された状態で配置されており、Ｐ型ウェル１３とＮ型ウェル１４のいずれか一つに導体パターン７が接続されている。 （もっと読む）

【課題】半導体装置の外部端子に加わる外力により外部端子の下方の絶縁膜にクラックが生じるのを抑制または防止する。
【解決手段】半導体基板１の主面上には複数の配線層が形成されている。この複数の配線層のうちの最上の配線層ＭＨの直下の第５配線層Ｍ５において、最上の配線層ＭＨのボンディングパッドＰＤのプローブ接触領域ＰＡの直下には、導体パターン（第５配線５Ｆ、ダミー配線およびプラグ６Ｃ）を形成しない。上記第５配線層Ｍ５において、最上の配線層ＭＨのボンディングパッドＰＤのプローブ接触領域ＰＡの直下以外の領域には、導体パターン（第５配線５Ｆ、ダミー配線およびプラグ６Ｃ）を形成する。 （もっと読む）

【課題】半導体装置の最上層の保護膜のクラックを防いで、半導体装置の信頼性の向上を図ることのできる技術を提供する。
【解決手段】ボンディングパッドＢＰ１を長方形状とし、ボンディングパッドＢＰ１のワイヤボンディング領域ＢＰ１ｗでの保護膜５の重なり幅を、ボンディングパッドＢＰ１のプローブ領域ＢＰ１ｐでの保護膜５の重なり幅よりも広くなるように、ボンディングパッドＢＰ１上の保護膜５に開口部６を形成する。 （もっと読む）

【課題】１つの貫通配線のみの抵抗を測定できる貫通配線の検査方法、及び該貫通配線の検査方法を行う工程を含む貫通配線基板の製造方法の提供。
【解決手段】基板１の一方の面１ａに配された導電部２と、基板１を貫通し、導電部２と接続される第一貫通配線３、第二貫通配線４および第三貫通配線５とを少なくとも備えた貫通配線基板１０を用い、基板１の他方の面１ｂ側から第一貫通配線３及び第二貫通配線４に、定電流源６の一組の端子６ａ，６ｂを電気的に接続して、第一貫通配線３、導電部２、第二貫通配線４の経路に電流を流すと同時に、基板１の他方の面１ｂ側から第一貫通配線３及び第三貫通配線５に、電圧計７の一組の端子７ａ，７ｂを電気的に接続して、第一貫通配線３における電圧降下を測定することを特徴とする貫通配線の検査方法。 （もっと読む）

【課題】溝配線に生じるディッシングやエロージョンが配線構造に及ぼす影響を簡便に評価できるような半導体装置を提供する。
【解決手段】ＴＥＧ２００は、多層配線層中に設けられている。また、多層配線層中の第１絶縁膜に埋め込まれた下層溝配線１を備えている。ＴＥＧ２００は、第１絶縁膜８０（図示せず）の表層に埋め込まれた下層導体パターン１と、第１絶縁膜８０上及び下層導体パターン１上に形成された第２絶縁膜２０と、それぞれが同一の下層導体パターン１に対向する複数の上層導体パターン１０と、を有している。なお、上層導体パターン１０は、第２絶縁膜２０の表層に埋め込まれていても良いし、第２絶縁膜２０上に形成されていても良い。 （もっと読む）

【課題】フリップチップ実装に用いられる半導体チップと実装基板との電気的な接続信頼性を向上させた半導体装置を提供する。
【解決手段】半導体チップ２と、半導体チップ２の主面に配置された複数の電極パッドと、複数の電極パッドの上に配置された複数のバンプ５とを有し、半導体チップ２のコーナー部において、第１のバンプと第２のバンプとが、第１のピッチで、隣接して配置され、半導体チップの中心部において、第３のバンプと第４のバンプとが、第２のピッチで、隣接して配置され、第１のピッチは、第２のピッチよりも狭い。 （もっと読む）

【課題】 より簡易な設計手法で作製可能なテスト回路を提供する。
【解決手段】 テスト回路１００は、基板と、基板上に形成された配線部及び被試験デバイス部１０とを備える構成とする。テスト回路１００では、被試験デバイス本体のパターン形成面内における回転中心位置Ｏと複数の接続電極１３ａ〜１３ｄのそれぞれとを結ぶ直線Ｌ１の延在方向が、配線２１の延在方向に対して所定の角度で傾いている。さらに、被試験デバイス本体及び複数の接続電極１３ａ〜１３ｄをパターン形成面内で９０度回転させた際にも、複数の接続電極１３ａ〜１３ｄ及び複数の配線２１〜２４間の接続が維持されるような位置に複数の接続電極１３ａ〜１３ｄが配置される。 （もっと読む）

【課題】実際の強誘電体メモリセルについて疲労特性を直接に測定する試験方法を含む半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、基板上に形成された強誘電体キャパシタの疲労特性の面内分布を取得する第１の工程と、前記面内分布に基づいて、半導体装置を製造する第２の工程と、を含み、前記第２の工程は、前記半導体装置が形成される基板上に複数の強誘電体キャパシタを形成し、前記第１の工程で取得された疲労特性の面内分布から、前記半導体装置が形成される基板上の特定領域を指定し、前記特定領域に形成された前記強誘電体キャパシタについて疲労特性を測定し、前記特定領域の強誘電体キャパシタについて測定した前記疲労特性に基づき、前記特定領域の強誘電体キャパシタについて良否判定を行い、前記良否判定の結果が良であれば、前記複数の強誘電体キャパシタの全てについて良と判定する。 （もっと読む）

【課題】より小さな単位に切り離しも可能なマルチコア半導装置において、前記より小さな単位に切り離した場合に相互接続配線を伝って生じる可能性のある水の侵入を阻止する。
【解決手段】半導体装置は、素子領域を有する半導体基板と、前記素子領域に形成され、第１の開口部を有する内側シールリングと、前記素子領域に形成され、第２の開口部を有する外側シールリングと、前記半導体基板上に形成された、各々配線層を含む複数の層間絶縁膜を積層した積層体よりなる多層配線構造と、前記多層配線構造に含まれる第１の層間絶縁膜とその上の第２の層間絶縁膜の間に形成された耐湿膜と、前記耐湿膜の下側および上側のいずれか一方である第１の側を延在し、前記第１の開口部を通過する第１の部分と、前記耐湿膜の下側および上側の他方である第２の側を延在し、前記第２の開口部を通過する第２の部分と、前記第１の部分と前記第２の部分とを、前記耐湿膜を貫通して接続するビアプラグとを含む配線パターンと、を有する。 （もっと読む）

【課題】再配線形成前のウエハテストを適切に実施する。
【解決手段】半導体チップ１は、周辺電極パッド３０内又はＶ／Ｇ配線２０において周辺電極パッド３０に相対的に近い位置にある第１の再配線接続部６１と、Ｖ／Ｇ配線２０において周辺電極パッド３０から相対的に遠い位置にあり、再配線６０の形成前における電位が第１の再配線接続部６１よりも小さい第２の再配線接続部６２とが、再配線６０により接続されたものである。半導体チップ１は、第２の再配線接続部６２、Ｖ／Ｇ配線２０上の第２の再配線接続部６２の近傍で再配線６０の形成前における電位が第１の再配線接続部６１よりも小さい部分、又は、Ｖ／Ｇ配線２０から第２の再配線接続部６２の近傍に引き出され、再配線６０の形成前における電位が第１の再配線接続部６１よりも小さい導電部に、ウエハテスト用の検査部８０を備えている。 （もっと読む）

【課題】複数の半導体チップが積層された構造を有する半導体装置において、パンプ電極ＢＰ＿０に接触せずに、かつ、貫通電極ＴＳＶ＿０の負荷容量を増やさずにテストできる半導体装置１０を提供する。
【解決手段】積層された複数の半導体チップ２１〜２４のそれぞれが、バンプ電極ＢＰ＿０と、テストパッドＰＡＤ＿０と、テストパッドから供給される信号を受け取りバンプ電極に供給するテストバッファＴＤ＿０と、テストバッファの活性状態と非活性状態とを制御する制御信号を供給するバッファ制御部ＢＣとを含む。 （もっと読む）

【課題】配線層とビア層との剥離箇所を簡単に特定できる技術を提供する。
【解決手段】第１層配線層のパターンの導体部は、所定の方向Ｘに沿って、複数本、点線状に設けられた導体部と、前記方向Ｘに交差する所定の方向Ｙに沿って、複数本、点線状に設けられた導体部とを具備し、第２層配線層のパターンの導体部は、所定の方向Ｘに沿って、複数本、点線状に設けられた導体部と、前記方向Ｘに交差する所定の方向Ｙに沿って、複数本、点線状に設けられた導体部とを具備し、前記方向Ｘ（方向Ｙ）に沿って設けられた第１層配線層と第２層配線層とは、平面視において、互いに、食い違うように、かつ、全体で、一つの連続した線が描かれるように設けられてなり、第１層配線層と第２層配線層とは、両方向ともに平面視において共通する或る位置において、電気的に接続し一つのラインに沿った一つの導通ラインが構成されている。 （もっと読む）

【課題】 ３次元集積化構造中の不良を超音波スキャンによって検出することであって、シリコンウエハなどのボードに配列されているシリコン貫通配線（ＴＳＶ）においてプロセス中に発生してしまう可能性のあるボイドの存在を非破壊的に検出すること。
【解決手段】 ボード面にわたって超音波スキャンをすると、（はんだ）バンプ等が物理的な遮蔽物として超音波を散乱させてしまい、超音波スキャンによる測定を妨げてしまう。そこで、これら複数のＴＳＶの中から、テスト要素グループ（ＴＥＧ）に属する単数または複数のＴＳＶを選び出すにあたって、物理的な遮蔽物を少なく存在するように選び出す。 （もっと読む）