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Fターム[5F033XX22]の内容

半導体集積回路装置の内部配線 (234,551) | 目的、効果 (15,696) | 放熱 (140)

Fターム[5F033XX22]に分類される特許

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【課題】本明細書では、半導体装置が短絡状態で動作する場合における、半導体装置全体の短絡耐量を向上させることができる半導体装置を提供する。
【解決手段】本明細書が開示する半導体装置2は、素子領域60と、表面電極36と、熱伝導部材40と、保護膜38とを備える。素子領域60は、複数個のゲート電極22を備える。表面電極36は、素子領域60の表面に形成されている。熱伝導部材40は、表面電極36の中心部の表面側に形成され、素子領域60の熱伝導率よりも高い熱伝導率を有している。保護膜38は、表面電極36の表面側であって、中心部の周囲を取り囲む周辺部に形成されている。素子領域60は、表面電極36の中心部の裏面側に形成されるエミッタ中心領域70では、表面電極36の周辺部の裏面側に形成されるエミッタ周辺領域72と比較して、オン状態となる時間が長い。 (もっと読む)


【課題】 ウェハ裏面のキャパシタを有する半導体デバイスの形成方法を提供する。
【解決手段】 本発明の方法は、その前面の活性シリコン層とその裏面のバルク・シリコン層との間に挿入された埋込み絶縁層を有する、SOI基板を準備するステップと、SOI基板の前面から埋込み絶縁層を貫通して延びる埋込みコンタクト・プラグを含む集積回路を、SOI基板の前記前面に形成するステップと、裏面エッチング・プロセスを実施してバルク・シリコン層内にトレンチを形成し、埋込みコンタクト・プラグの端部を埋込み絶縁層の裏表面に露出させるステップと、第1キャパシタ・プレートと、第2キャパシタ・プレートと、該第1及び第2キャパシタ・プレートの間に挿入されたキャパシタ誘電体層とを含むキャパシタをトレンチ内に形成するステップとを含み、第1キャパシタ・プレートは、埋込みコンタクト・プラグの露出した端部に接触するように形成される。 (もっと読む)


【課題】抵抗体とヒューズ素子が並列に接続された半導体装置において、ヒューズ素子切断時に抵抗体への損傷がなく、抵抗体とヒューズ素子とを積層すること。
【解決手段】半導体基板上に第1の絶縁膜を介して形成された抵抗体を設け、抵抗体の上に第2の絶縁膜を介して形成された遮光層を設け、遮光層の上に第3の絶縁膜を介して形成されたヒューズ素子のヒューズ部を有し、抵抗体と遮光層とヒューズ部を重畳した半導体装置とする。 (もっと読む)


【課題】相変化記録材料から熱を急速に拡散させるための構造を有する相変化メモリとその製造方法を提供する。
【解決手段】層間絶縁膜(10、20、30)内に設けられた複数の導電プラグ(12、14)と、複数の導電プラグの夫々に接して設けられた相変化記録材料膜(16)と、相変化記録材料膜に接して設けられた上部電極(18)と、複数の導電プラグに接しないように導電プラグの側面領域に設けられた放熱のための金属材料部(22)と、を有する相変化メモリ。 (もっと読む)


【課題】生産性を低下させることなく、基板の外周部にレジスト残渣が発生することを抑制可能な厚膜レジストの現像方法、及び半導体デバイスの製造方法を提供する。
【解決手段】回路素子層の上面に、厚膜レジストを形成する工程と、厚膜レジストを露光する工程と、露光後に、30〜50rpmの範囲内の一定の回転速度で炭化珪素基板を回転させながら、厚膜レジストの上方から現像液を供給することで、厚膜レジストの上面に現像液よりなるパドルを形成し、該パドルにより厚膜レジストを現像して、厚膜レジストに回路素子層の上面を露出する開口部を形成する工程と、を有する。 (もっと読む)


【課題】貫通孔内に形成された導電層に加わる応力を抑制できるとともに、導電層からの効果的な放熱も促すことができる貫通配線基板、及びこの貫通配線基板の製造方法を提供する。
【解決手段】半導体基板11(基板)の一方の面11aに配された電極層12と、電極層12の少なくとも一部が露呈するように半導体基板11内に開けられた貫通孔20と、貫通孔20の内側面20aを覆い、電極層12の少なくとも一部が露呈するように配された第一絶縁層15と、第一絶縁層15を介して、貫通孔20の内側面20a及び電極層12の露呈部を覆うように配され、電極層12と電気的に接続された導電層5と、導電層5を覆うように配された第二絶縁層16と、を少なくとも備えてなる貫通配線基板10であって、第二絶縁層16は、導電層5の表面形状に沿って形成されていることを特徴とする。 (もっと読む)


【課題】配線基板に半導体素子を形成する場合において、配線基板の製造工程数を少なくする。
【解決手段】コア層200の一面上には、第1配線232が設けられている。第1配線232上、及びその周囲に位置するコア層200の一面上には、半導体層236が形成されている。第1配線232及び半導体層236は、半導体素子を形成している。本実施形態において半導体素子は、第1配線232をゲート電極としたトランジスタ230であり、半導体層236と第1配線232の間に、ゲート絶縁膜234を有している。 (もっと読む)


【課題】チップ内の温度差が小さい高信頼性の半導体集積回路を提供できるようにする。
【解決手段】熱解析部11は、設計する半導体集積回路のデータから熱解析を行い、温度分布を算出し、ベクトル生成部12は、算出された温度分布の温度勾配に応じたベクトルを生成し、ダミーパターン生成部13は、生成されたベクトルにしたがってダミーパターンを生成し、半導体集積回路のレイアウトデータに追加する。このようなダミーパターンを生成することで、温度分布が平均化され、チップ内の温度差が小さい高信頼性の半導体集積回路を提供できるようになる。 (もっと読む)


【課題】駆動時の発熱温度を低下させる。
【解決手段】基板12の熱伝導率をNsub(W/mK)とし、熱拡散層14の熱伝導率をNkaku(W/mK)とし、熱拡散層14の膜厚をT(mm)とし、熱拡散層14の平面開口率をR(0≦R≦1)とし、S=T×Rとしたとき、例えば、基板12の熱伝導率Nsubが、Nsub<1.8の条件を満たし、熱拡散層14の熱伝導率Nkakuが、Nkaku>3.0×S^(−0.97×e^(−1.2×Nsub))且つNkaku≧Nsubの条件を満たす。 (もっと読む)


【課題】デバイス一体化方法及び一体化されたデバイスを提供する。
【解決手段】素子は、放熱、インピーダンス整合、又はRF分離に用いられる基板、アンテナ、及び受動素子からなる整合ネットワークの1つを含み得、基板20を有する半導体デバイスに直接接着される。その後、基板20の一部を除去して半導体デバイスの残部を露出し、第1の放熱基板が、半導体デバイスの残部に接着することができる。配線は、半導体デバイスの露出された表面に形成することができ、ヴィアは半導体デバイスを介してデバイス領域に形成することができ、配線は、デバイス領域及びコンタクト構造体の間に形成することができる。 (もっと読む)


【課題】炭化珪素基板に形成された回路素子層上に、厚さが7μm以上で、かつ面内均一性に優れたポジ−ネガ反転型レジストが形成可能な厚膜金属電極の形成方法、及び厚膜レジストの形成方法を提供する。
【解決手段】HMDS処理された回路素子層の上面に、第1の粘性値を有した第1のポジ−ネガ反転型レジストを形成し、次いで、第1のポジ−ネガ反転型レジスト上に、第1及び第2のポジ−ネガ反転型レジスト(厚膜レジスト)の合計の厚さが7μm以上となるように、第1の粘性値よりも大きい第2の粘性値を有した第2のポジ−ネガ反転型レジストを形成する。 (もっと読む)


【課題】基板を介したクロストークを抑制でき、放熱性が高い半導体装置を提供する。
【解決手段】実施形態に係る半導体装置1は、半導体基板10を備える。前記半導体基板の内部には空洞11が形成されている。また、前記半導体基板の内部には、前記空洞を前記半導体基板の上面に連通させる連通孔12も形成されている。前記半導体装置は、さらに、前記空洞及び前記連通孔の内面上に設けられた絶縁膜13と、前記空洞及び前記連通孔の内部に埋め込まれ、熱伝導率が前記絶縁膜の熱伝導率よりも高い伝熱部材14と、前記半導体基板における前記空洞の直上域に形成された素子21,22と、を備える。 (もっと読む)


【課題】トレンチゲートを有する半導体装置に関して、ゲートの取り出し抵抗の低減を図り、動作速度の高速化をはかる。
【解決手段】この半導体装置は、リードフレーム30のリード端子30Rの一端に連結導体15を介して電気的に接続されている。この連結導体は、Cu箔で構成され、本体部15Mと、リード端子30Rに当接し、リード端子30Rに接続されるリード接続部15Rと、トレンチMOSFET(チップ)のソースパッドに当接するフィンガー部15Fと、フィンガー部15Fの先端を空間部で一体化する連結部15Bとで構成されている。この連結導体を用いることで、第1の外部取り出し電極を構成するソース電極35s間に第2の外部取り出し電極としてのゲートパッド35gが伸張して形成されている場合にも、低抵抗で信頼性の高い実装が実現される。 (もっと読む)


【課題】バンプを排除した積層構造を備える電子デバイス、及びその製造方法を提供する。
【解決手段】本発明に係る電子デバイス1は、積層された複数枚の基板11〜13を含む。複数枚の基板は、それぞれ、板面を重ね合わせて積層され、1以上の貫通電極2を含んでいる。また、1以上の貫通電極2は、複数枚の基板11〜13のうち、2枚以上の基板11〜13にわたって延在する連続導体である。本発明に係る電子デバイス1は、このように、各基板の板面同士が重ね合わせられ、2枚以上の基板11〜13にわたって延在する連続導体である貫通電極2を備えている。したがって、本発明に係る電子デバイスは、複数枚の基板11〜13が、バンプを用いることなく、積層された構造を有している。 (もっと読む)


【課題】コストのかかる空間をとらずに電子部品内に個別パッシブ部品を組み込むことが可能な垂直集積システムを提供する。
【解決手段】集積回路システム100は、半導体ダイ110の前面上に製造された第一のアクティブ層と、半導体ダイ110の裏面上の第二の予め製造された層とを含み、その第二の予め製造された層は、その中に埋め込まれた電気部品を有し、その電子部品は、少なくとも一つの個別パッシブ部品140を含む。また、集積システム100は、第一のアクティブ層及び第二の予め製造された層を結合する少なくとも一つの電気経路150も含む。 (もっと読む)


【課題】ヒートシンクに生じる不具合を低減すること。
【解決手段】半導体装置は、第1面及び第2面を有し、第1面と第2面とを貫通するバイアホールを有する半導体基板と、第1面上に、バイアホールの開口と少なくとも部分的に重複するように形成された配線又は電極と、第2面上に形成され、バイアホールの開口と少なくとも部分的に重複する開口を有する応力緩衝層と、応力緩衝層上からバイアホールの内壁面に沿って延在し、配線又は電極と電気的に接続されたヒートシンクと、を備える。バイアホールの第2面における開口の大きさは、第1面における開口の大きさよりも大きい。応力緩衝層の熱膨張係数は、ヒートシンクの熱膨張係数未満である。 (もっと読む)


【課題】ヒューズ(FUSE)を備えた半導体装置の信頼性を向上する。
【解決手段】半導体基板11の主面上に形成にされた多層配線を構成する層M1〜M6のうちの層M4に設けられた電気溶断型の救済用のヒューズ4aおよび試験用のヒューズ4bと、ヒューズ4aの近傍であって層M2および層M6に設けられた一対の導電板10aと、ヒューズ4bの近傍であって層M3および層M5に設けられた一対の導電板10bとから構成する。ヒューズ4bと導電板10bとの間が、ヒューズ4aと導電板10aとの間より近いものとする。 (もっと読む)


【課題】 半導体集積回路チップを実装基板に封止樹脂を用いて接合させた時などに、チップを構成する半導体基板に印加される応力を緩和し、応力による半導体素子特性のバラツキを低減させ、また回路動作中に効率的に放熱できるようにする。
【解決手段】 半導体装置は、半導体基板1の表面上に形成された半導体回路形成層2、
半導体回路形成層2内に形成され、半導体回路を構成するトランジスタ、半導体回路形成層2上に形成され、半導体回路と電気的に接続された電極5とを有する。さらにこの半導体装置において、半導体基板1の裏面側には凹部7が形成され、凹部7を含む裏面上に金属膜6が形成される。一例として半導体装置はその電極5と配線基板本体8のパッド電極9とが熱圧着されると共に封止樹脂10で配線基板に接合される。 (もっと読む)


【課題】放熱効率が高く低コストでの実装が可能な半導体装置を提供する。
【解決手段】第1の方向に延在するゲート電極を有する複数のトランジスタを有し、複数のトランジスタが第1の方向と交差する第2の方向に配置されたトランジスタアレイ54と、トランジスタアレイの第1の方向に配置され、複数のトランジスタのソース領域に電気的に接続されたパッド電極50とを有する。 (もっと読む)


【課題】本発明は、多層配線構造を有する半導体装置及びその製造方法に関し、信頼性や製造歩留りが高く、設計的な制約の小さい半導体装置及びその製造方法を提供することを目的とする。
【解決手段】基板10上に形成された配線20、40、60、80と、配線20、40、60、80の周囲に形成された低誘電率膜12、32、52、72、92と、低誘電率膜12、32、52、72、92の形成材料より弾性係数の大きい誘電体材料で形成され、基板面に垂直に見て配線20、40、60、80に重なって配置された補強用絶縁膜42a、62a、82a、102aと、配線20、40、60、80に交差して配置された補強用絶縁膜22b、42b、62b、82b、102bとを有するように構成する。 (もっと読む)


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