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Fターム[5F033XX27]の内容

半導体集積回路装置の内部配線 (234,551) | 目的、効果 (15,696) | 信号の遅延防止、伝達の同時化 (255)

Fターム[5F033XX27]に分類される特許

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【課題】複数の動作条件においてもタイミング制約を満たすように遅延時間を調整することを可能にする。
【解決手段】本発明に係る半導体装置の配線構造セルHSCは、M3層に、プロセス基準値bを満たす矩形に形成されたM3層19と、M3層19からプロセス基準値aを満たすよう離間し、口字型に形成されたM3層12と、M3層19の上にプロセス基準値を満たす矩形に形成されたVIA3層15と、M4層にVIA3層15に接して、プロセス基準値cを満たす幅で伸長した矩形に形成されたM4層11と、M3層19の下にVIA3層15と同じ平面形状に形成されたVIA2層16と、M2層にVIA2層16に接して、M4層11と同じ平面形状に形成されたM2層13と、を有するものである。 (もっと読む)


【課題】工程数を増加させることなく、エアギャップを有する半導体装置の機械的強度を向上する。
【解決手段】半導体装置に必要な導電材料、例えばビアアレイの外郭のビアを接続して環状ビア1Rとして絶縁膜2を囲み、エアギャップ形成時に導電材料に囲まれた絶縁膜2は残り非エアギャップ領域4となり、その他の部分は絶縁膜2が除去されてエアギャップ領域3となる。 (もっと読む)


【課題】配線間の寄生容量を削減可能にした半導体装置を提供する。
【解決手段】X方向に配列する複数のトランジスタについて、夫々が、対応するダミーゲートDG1,DG2を挟む複数のソース拡散層S1,S2に接続する第2及び第3の金属配線M12,M13は、2つのS1,2つのS2に夫々接続する複数の第1のビアV1の両方を含む第1の幅L1と、V1を含まず、L1よりも短い第2の幅L2と、を有する。ドレイン拡散層D1に接続する第1の金属配線M11と、M12との間、並びにM11及びM13の間の夫々は、L1に対応する第1のギャップSP1と、L2に対応する、L1よりも大きな第2のギャップSP2と、を有する。好ましくは、M11〜M13の夫々と第2のビアV2を介して接続される第4〜第6の金属配線M24〜M26の夫々は、L1よりも短い第3の幅L3を有する。 (もっと読む)


【課題】配線間の影響を抑制することができる多層配線を有する半導体装置を実現する。
【解決手段】本発明の実施形態における半導体装置は、下層の配線層に第1の方向に沿って形成された信号配線11と、下層の配線層と絶縁膜を介して配置される上層の配線層に第1の方向と交差する第2の方向に沿って形成された基準電位配線13と、 上層の配線層に基準電位配線13に沿って近接して形成されたシールド線14a、14bと、を有し、信号配線11と基準電位配線13の交差部15cにおいて基準電位配線13とシールド線14a、14bとの距離が他の部分に比べてより狭くなっていることを特徴とする。 (もっと読む)


【課題】 エレクトロマイグレーション耐性及び信頼性に優れた半導体装置及びその製造方法を提供する。
【解決手段】 基板上に絶縁膜を形成する工程と、前記絶縁膜をエッチングして配線溝を形成する工程と、前記配線溝内に銅膜を形成し、銅配線を形成する工程と、前記銅配線及び前記絶縁膜の表面を平坦化する工程と、平坦化された前記銅配線及び絶縁膜上に金属膜を形成する工程と、酸素を含んだ雰囲気中で加熱を行うことにより前記銅配線上の前記金属膜と前記銅配線とを選択的に反応させて合金膜を形成するとともに前記絶縁膜上の前記金属膜を酸化して絶縁性の膜に変化させる工程と、前記合金膜及び前記絶縁性の膜上にブロック膜を形成する工程とを備えた半導体装置の製造方法。 (もっと読む)


【課題】メモリセル積層構造間に空隙を有する不揮発性半導体記憶装置において、隣接するメモリセル積層構造間、及び、メモリセル積層構造−選択ゲート積層構造間のショートを防ぐことができる不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、シリコン基板上にゲート絶縁膜、浮遊ゲート電極、電極間絶縁膜および制御ゲート電極が順に積層されたメモリセル積層構造が複数隣接して配置され、隣接する前記メモリセル積層構造間に空隙を有する不揮発性半導体記憶装置であって、前記メモリセル積層構造間のシリコン基板上に、前記メモリセル積層構造の側壁に形成されたシリコン酸化膜より厚いシリコン酸化膜が形成されている。 (もっと読む)


【課題】チップサイズの増大を抑えつつ、多数の配線間の時定数を一致させる。
【解決手段】半導体装置は、第1のサイズを持つ第1の外部端子と、第1のサイズよりも小さな第2のサイズを持つ複数の第2の外部端子と、第1の外部端子及び複数の第2の外部端子が、前記第1のサイズを基準として配列される外部端子領域と、外部端子領域に隣接して形成され、複数の第2の外部端子にそれぞれ対応付けられる複数の回路と、複数の第2の外部端子とそれら対応付けられた複数の回路との間をそれぞれ接続する複数の配線とを備える第1のチップを含む。複数の第2の外部端子及びそれらに接続された複数の配線は複数のインタフェースを構成し、複数のインタフェースの夫々は、互いに実質的に等しい時定数を持つように、時定数を調整する調整部を少なくとも一つ含む。調整部の少なくとも一部は、外部端子領域内の第1のサイズと第2のサイズとの差により生じるマージン領域に配置される。 (もっと読む)


【課題】信号速度の遅延を防止することができる半導体装置を提供する。
【解決手段】本実施形態の半導体装置は、基板上に成膜された第1の絶縁膜と、配線と、第2の絶縁膜とを持つ。前記配線は、前記第1の絶縁膜に互いに平行に所定間隔で形成されたトレンチを埋め込むように金属で形成される。前記第2の絶縁膜は、前記第1の絶縁膜と前記配線とを覆うように前記第1の絶縁膜よりも誘電率の高い材料で成膜される。前記配線間の領域における前記第2の絶縁膜の下面は、前記配線の上面の周縁を互いに結ぶ面に対して上方へ離隔している。 (もっと読む)


【課題】複数の半導体チップが積層された構造を有する半導体装置において、パンプ電極BP_0に接触せずに、かつ、貫通電極TSV_0の負荷容量を増やさずにテストできる半導体装置10を提供する。
【解決手段】積層された複数の半導体チップ21〜24のそれぞれが、バンプ電極BP_0と、テストパッドPAD_0と、テストパッドから供給される信号を受け取りバンプ電極に供給するテストバッファTD_0と、テストバッファの活性状態と非活性状態とを制御する制御信号を供給するバッファ制御部BCとを含む。 (もっと読む)


【課題】半導体基板を貫通する貫通電極の周囲に形成される環状の絶縁分離部において、絶縁分離部を構成する酸化膜の応力により絶縁分離部周囲の半導体基板が変形する。
【解決手段】絶縁分離部の基板側に深さ方向に圧縮応力を与える第1の膜4を形成し、第1の膜4上に深さ方向に引張応力を与える第2の膜6膜を形成し、その際、第1及び第2の膜の膜厚を圧縮応力と引張応力とがほぼ釣り合うように調整する。 (もっと読む)


【課題】導電膜を含む層の加工によって密の配線と疎の配線とが混在して形成された配線層で、所望の配線間の領域にのみ空隙を形成することができる電子部品の製造方法を提供する。
【解決手段】実施形態によれば、電子部品の製造方法は、まず、密の配線と疎の配線とを含む配線パターンとなるように、基板1上の導電性材料膜を含む加工対象を加工する。ついで、密の配線の形成領域にのみ配線間を埋め込む犠牲膜111を形成した後、基板1上に絶縁膜112を形成する。絶縁膜112上にレジスト113を塗布し、密の配線の形成領域上の一部と疎の配線の形成領域とが露出するようにレジスト113のパターニングを行った後、レジスト113をマスクとして絶縁膜112をエッチングする。さらに、密の配線の形成領域上の一部を通して、犠牲膜111を除去する。そして、疎の配線の形成領域で隣接する配線間を埋め込むように基板1上に埋込絶縁膜114を形成する。 (もっと読む)


【課題】微細配線においてボイドの発生を確実に防ぐ。
【解決手段】層間絶縁膜102、103に形成された開口部12の底面及び側壁、並びに、開口部12以外の層間絶縁膜103上にあるフィールド部に、第一の金属を含むシード膜を形成し、シード膜上にレジストを形成して、開口部12をレジストで埋め込んだ後、開口部12の底面上に形成されたシード膜にレジストを残しつつレジストの一部を除去して、開口部12の側壁202A、Bの上部からフィールド部203にわたって形成されたシード膜を露出させ、開口部12の側壁の上部、及び、フィールド部203に位置するシード膜上に、第一の金属よりも抵抗率が高い第二の金属を含むカバー膜を形成した後、レジストを除去してシード膜を露出させ、露出させたシード膜に、第一の金属を含むめっき膜を形成するものである。 (もっと読む)


【課題】原料である環状シロキサンの環の径を大きくすることなく、かつ空孔形成剤を用いることなく、大きな空孔を形成する多孔質層間絶縁膜を提供する。
【解決手段】トランジスタが形成されたシリコン基板10上にSiOを主成分とする層間絶縁膜2が設けられ、さらに層間絶縁膜2の上には、多孔質層間絶縁膜1が設けられている。多孔質層間絶縁膜1には配線90およびビア91が埋め込まれている。
なお、この多孔質層間絶縁膜1は、環状シロキサンと、少なくとも1つの酸素原子を含む有機化合物と、を含む混合原料ガスを用いたプラズマCVD法により成膜している。これにより、大きな空孔径のかご型構造を有する層間絶縁膜が得られるようになる。すなわち、環状シロキサンの環の径を大きくすることなく、より大きな空孔を形成することが可能となる。大きな空孔の形成が膜密度低減に貢献し、その結果、多孔質絶縁膜の比誘電率低減が実現可能となる。 (もっと読む)


【課題】Siを含まない化学構造を有する有機化合物である重合性化合物の重合体を含む材料で構成された絶縁膜を備え、誘電率の増大の問題が防止された信頼性の高い半導体装置を効率よく製造することができる製造方法を提供すること。
【解決手段】本発明の半導体装置の製造方法は、素子が形成された半導体基板を被覆するように、Siを含まない化学構造を有する有機化合物である重合性化合物の重合体を含む材料で構成された絶縁膜を形成する絶縁膜形成工程と、窒素系ガスを用いて前記絶縁膜をプラズマエッチングする窒素系エッチング工程と、前記窒素系エッチング工程が施された前記絶縁膜の酸素含有率を低減させる酸素含有率低減工程とを有することを特徴とする。 (もっと読む)


【課題】電位ドロップに起因するセルの動作不良を防止すること。
【解決手段】本発明に係る半導体集積回路は、チップ1上に配置された電源パッド2aと、電源配線構造10を介して電源パッド2aに接続された回路群21,22とを備える。その電源配線構造10は、異なる配線層に形成され複数の交差点IS1,IS2においてオーバーラップする複数の第1電源配線11及び複数の第2電源配線12と、それら複数の第1電源配線11と複数の第2電源配線12を接続するビア13とを有する。上記回路群は、第1領域R1に配置された機能ブロック21を含む。ビア13は、第1領域R1と電源パッド2aの間の第2領域R2における複数の交差点IS2の一部に配置されていない。 (もっと読む)


【課題】制御チップと複数の被制御チップが積層されたタイプの半導体装置において、コマンド信号よりも層アドレス信号を早く伝送させる。
【解決手段】互いに異なる層情報を保持する複数の被制御チップCC0〜CC7と、被制御チップCC0〜CC7に対して層アドレス信号A13〜A15及びコマンド信号ICMDを共通に供給する制御チップIFとを備える。層アドレス信号A13〜A15を構成する各ビットは、複数の第1の貫通電極のうち、被制御チップごとに並列接続された少なくとも2本の貫通電極を経由して伝送され、コマンド信号ICMDを構成する各ビットは、出力切り替え回路及び入力切り替え回路によって選択された対応する1本の貫通電極を経由して伝送される。これにより、コマンド信号ICMDよりも先に層アドレス信号A13〜A15が各被制御チップに到達する。 (もっと読む)


【課題】低い誘電率及び改良された機械的性質、熱的安定性及び化学的耐性を有する多孔質有機シリカガラス膜を提供する。
【解決手段】式Si(ここで、v+w+x+y+z=100%、vは10〜35原子%、wは10〜65原子%、xは5〜30原子%、yは10〜50原子%、及びzは0〜15原子%)で表わされる多孔質有機シリカガラス膜を製造する。オルガノシラン及びオルガノシロキサンからなる群より選ばれる前駆体並びにポロゲンを含むガス状試薬を真空チャンバに導入し、ガス状試薬にエネルギーを加え、ガス状試薬の反応を生じさせて基体上に予備的な膜を堆積させる。その予備的な膜は細孔を持ち、誘電率が2.6未満である多孔質膜を得るために、実質的にすべてのポロゲンを除去される。 (もっと読む)


【課題】工程における複雑な制御等を要さず、絶縁膜の低誘電率かつ機械的強度を維持したままエッチングダメージを改良することができる多孔質絶縁膜及びその製造方法を提供する。
【解決手段】(1)シロキサン構造を有する化合物を含む組成物から多孔質絶縁膜を形成する工程(2)該多孔質絶縁膜に充填材を塗布して多孔質部分を埋め戻し、かつ多孔質絶縁膜上層に充填材由来のポリマー被覆層を形成する工程(3)充填材由来のポリマー被覆層を除去し、埋め戻された空孔内の充填材を除去する工程を経る多孔質絶縁膜の製造方法。 (もっと読む)


【課題】半導体デバイスにおける層間絶縁膜の経時変化を抑制し、デバイスの信頼性を向上する。
【解決手段】成膜終了時にモノマー分解生成物が膜表面に付着することを防ぐために気体分子のチャンバー内滞在時間を短くする。また不活性ガスのプラズマにより表面を処理することで表面に付着したモノマー分解生成物を除去する。 (もっと読む)


【課題】 チップ面積を縮小可能な半導体装置を提供する。
【解決手段】 電源配線105とパッド103とは第1の配線層に配される。そして、電源配線105とパッド103とは互いに重ならないように配される。信号配線106a、106bは第2の配線層に配される。信号配線107は第2の配線層とは異なる層に配される。信号配線107は、パッド103と重なるように、パッド103の下部に配される。信号配線106と信号配線107とは、プラグ108によって互いに接続される。パッド103と信号配線107との間に緩衝部109が配される。 (もっと読む)


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