【課題】パッシブ型ＲＦタグは、小型軽量化が可能であるという利点を有している。しかし、駆動電力には限りがある。最大通信距離や同時認識数を増やすためには、半導体装置内での消費電力の効率化、低消費電力化が求められる。
【解決手段】本発明の一態様の半導体装置は、アンテナ回路と、前記アンテナ回路と電気的に接続されている変調回路と、前記変調回路と電気的に接続されているフィルタ回路と、前記フィルタ回路と電気的に接続されている論理回路とを有し、前記変調回路は第１の抵抗とトランジスタを有し、前記フィルタ回路は容量を有し、前記第１の抵抗の一方の端子は、前記トランジスタのソース又はドレインの一方と電気的に接続し、前記第１の抵抗の他方の端子は、前記アンテナ回路と電気的に接続し、前記トランジスタのゲートは、前記容量の一方の端子及び論理回路と電気的に接続する。 （もっと読む）

【課題】半導体集積回路の設計ＴＡＴの増大を防止する。
【解決手段】レイアウト設計装置は、パッケージに起因して半導体チップに加わるパッケージ応力の応力値の分布を示す応力分布データを読み込む応力分布データ読込み手段３と、半導体チップのチップレイアウトデータから素子レイアウトデータを抽出する素子レイアウトデータ獲得手段７と、半導体チップに搭載される各素子について応力値と素子の特性変動の関係を示した検量線データを保持する検量線データ保持部９と、応力分布データ、素子レイアウトデータ及び検量線データに基づいて各素子についてパッケージ応力による素子特性変動を算出する素子特性変動計算手段１１と、素子特性変動を打ち消すように素子レイアウトデータを補正する素子レイアウト補正手段１３と、補正後素子レイアウトデータを用いてチップレイアウトデータを補正するチップレイアウト補正手段と、を備えている。 （もっと読む）

【課題】ノーマリオフ型の炭化珪素接合ＦＥＴはゲートの特性が、使い勝手が悪いという問題がある。これは、ノーマリオフを実現するためにゲート電圧が0Vでオフしていなければならず、かつ、ゲート・ソース間のpn接合に電流が流れないようにオン状態としてはゲート電圧を2.5V程度に抑える必要があるため、実質的にゲート電圧を0Vから2.5Vの間で制御しなければならないためである。従って、閾値電圧からオン状態のゲート電圧までが1Vから2V程度しかなく、ドレイン電流がゲート電圧の変化に非常に敏感であるため、ゲートの制御が難しい。
【解決手段】本願発明は、ノーマリオフ型の炭化珪素接合ＦＥＴのゲートに、接合ＦＥＴのゲート容量と同等か少し小さな容量を持つ素子を接続したものである。 （もっと読む）

半導体ダイ（３００）は、第１および第２の面をもつ半導体基板層（３０２）と、半導体基板層の第２の面に隣接する金属層と、半導体基板層の第１の面上の活性層（３０６）内の１つまたは複数の能動デバイス（３０５）と、活性層と電気的に接続される金属層内の受動デバイス（３１０）とを含む。受動デバイスは、シリコン貫通ビア（ＴＳＶ）（３２１、３２２）によって、活性層に電気的に結合することができる。
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【課題】半導体装置において、少ないチップ部品で給電系の広帯域低インピーダンス化を実現することができる技術を提供する。
【解決手段】メモリＬＳＩ３の動作に応じて、メモリＬＳＩ３の給電系に接続された容量値可変のデカップリングコンデンサ部品５の容量値を動的に制御することにより、少ないチップ部品でメモリＬＳＩ３の給電系の広帯域低インピーダンス化を実現する。 （もっと読む）

【課題】 リーク特性の悪化による信頼性の低下を防ぎ、製造歩留まりの向上を図ることができる薄膜コンデンサを提供する。
【解決手段】 誘電体層１４及び上部電極１６に、上部電極１６の中心部から端部に向かうテーパ２４が形成されている。テーパ２４の傾斜角度αは、４０°以下，好ましくは３０°以下，更に好ましくは２３°以下に設定される。このように、ＭＩＭ構造の端面にテーパ２４を形成することで、端部における面積が１．５倍ないし２倍以上になるため、電界の集中が緩和され、電圧破壊による故障が低減されるようになって、信頼性や製造歩留まりが改善されるようになる。 （もっと読む）

【課題】 実効入力抵抗を増大させず良好なスペース効率を保ち、かつ、きめ細かい端子容量の調整を実現可能なパッド電極構造を有する半導体装置を提供する。
【解決手段】 本発明の半導体装置は、半導体基板上に形成されたパッド電極１０と、パッド電極１０の近傍に配置されパッド電極１０と絶縁されつつ外部固定電位と接続された周囲配線部１１と、パッド電極１０における外縁付近の開口部に導電材料を埋め込んで下方に延伸形成されパッド電極と電気的に接続された第１のビア１２と、周囲配線部１１の開口部に導電材料を埋め込んで下方に延伸形成され周囲配線部と電気的に接続された第２のビア１３とを備え、第１のビア１２と第２のビア１３は、互いの側面間に容量を形成するように対向配置されて構成されている。 （もっと読む）