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Fターム[5F038AC06]の内容

半導体集積回路 (75,215) | キャパシタ (4,915) | 構造 (2,824) | PN分離、素子分離、寄生容量 (79)

Fターム[5F038AC06]に分類される特許

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【課題】小型化が可能な電磁波干渉フィルタを提供すること。
【解決手段】実施形態に係る電磁波干渉フィルタ10は、半導体基板11の表面上に形成された抵抗R、およびこの抵抗Rの両端にそれぞれ電気的に接続された一対のキャパシタC、をそれぞれ具備する複数の電磁波干渉フィルタ回路12と、これらの電磁波干渉フィルタ回路12間の半導体基板11に埋め込み形成された素子分離層13と、を具備する。 (もっと読む)


【課題】配線層の空きスペースを利用して電源補償容量を形成する。
【解決手段】Y方向に配列された複数のメモリマットMATと、Y方向に隣接するメモリマットMAT間にそれぞれ配置されたセンス領域SAと、カラム選択信号を生成するカラムデコーダ13と、複数のメモリマットMAT上をY方向に延在し、カラム選択信号をカラムデコーダ13から複数のセンス領域SAに供給するカラム選択線YSと、カラムデコーダ13からみて最も遠いメモリマットMATa上に設けられた電源補償容量30とを備える。電源補償容量30は、容量電極として機能する電源配線VL1,VL2を含み、その少なくとも一方がカラム選択線YSと同じ配線層に形成されている。本発明によれば、カラム選択線YSを形成する必要のないメモリマットMATa上に電源補償容量30を設けていることから、チップ面積を縮小することが可能となる。 (もっと読む)


【課題】エッチング装置の経時変化や状態変化等によらずトレンチの深さのばらつきを低減することができる半導体装置の製造方法を得る。
【解決手段】まず、所望の深さよりも浅い深さを持つトレンチ16をSi基板10の主面に形成する。次に、トレンチ16の深さを測定する。トレンチ16の底面からSi基板10に酸素イオン18を注入する。この際に、測定したトレンチ16の深さと所望の深さの差に基づいて酸素イオン18の注入エネルギーを調整して、Si基板10の所望の深さに酸素イオン18が注入されるようにする。次に、熱処理を行って酸素イオン18を注入した位置にSiO膜22を形成する。次に、SiO膜22をエッチングストッパとして用いて、トレンチ16の底面からSi基板10を更にエッチングしてトレンチ24を形成する。その後、SiO膜22を除去する。 (もっと読む)


【課題】低電位領域と高電位の配線が交差することの無い優れた耐圧性能を示す半導体装置を提供することを課題とする。
【解決手段】本発明の半導体装置は、ロジック回路(501)と、ロジック回路からの制御信号に従い低電位側パワー素子を駆動する低電位側駆動回路(502)と、ロジック回路からの制御信号がレベルシフト回路を介して入力され、高電位側パワー素子(506)を駆動する高電位側駆動回路(505)と、複数に重なったトレンチ分離領域により、前記高電位側パワー素子を含む高電位島を分離する多重トレンチ分離領域(508)と、を有する。 (もっと読む)


【課題】 本発明の目的は、半導体装置単体で負電源を必要とせずにスイッチングが可能な素子を提供することである。
【解決手段】 この発明の半導体装置は、ノーマリオンFETと、一方の電極を前記FETのゲートに、他方の電極を入力端子に電気的に接続されたキャパシタと、アノード電極が前記FETのゲートに、カソード電極が前記FETのソースに電気的に接続されたダイオードと、を前記FETと同一チップ上に形成したことを特徴としており、さらに、前記キャパシタが、前記FETのゲート引き出し電極上に誘電体などの絶縁膜を形成し、形成した前記絶縁膜に金属膜を形成することにより形成されたことが好ましい。 (もっと読む)


【課題】MIMキャパシタの構造破壊に起因するリーク電流の上昇を低減する構成を備えた半導体装置を提供することを課題とする。
【解決手段】複数の下層配線11を備える下層配線層10と、下層配線層10の上方に設けられる、下部電極21と容量誘電膜22と平面形状が下部電極21より小さい上部電極23とを下からこの順に積層したMIMキャパシタ20と、MIMキャパシタ20の上方に設けられ、ビア40、41を介して下部電極21および上部電極23のそれぞれに接続する複数の上層配線31を備える上層配線層30と、を備えた半導体装置であって、上部電極23の平面形状は矩形に構成され、上部電極23の平面のいずれか一以上の辺であるエッジ部の直下には下層配線11が配置されていない半導体装置を提供する。 (もっと読む)


【課題】半導体基板に素子と貫通電極とが形成された半導体装置の製造方法において、貫通電極からの銅による素子の汚染を防止できる方法を提供する。
【解決手段】半導体基板10と、それに形成された素子ZDと、半導体基板10を貫通するスルーホールTHと、半導体基板10の両面側及びスルーホールTHの内面に形成されて、素子ZDを被覆する絶縁層12とを備えた構造体を用意する工程と、スルーホールTH内に貫通電極20を形成する工程と、貫通電極20を被覆する第1バリア金属層30aを形成する工程と、素子ZDの接続部に到達するコンタクトホールCH1を形成する工程と、コンタクトホールCH1内の素子ZDの接続部の自然酸化膜を除去する工程と、第1バリア金属層30aを利用して、貫通電極20に接続される第1配線層40と、コンタクトホールCH1を通して素子ZDの接続部に接続される第2配線層40aとを形成する工程とを含む。 (もっと読む)


【課題】本発明は、コンデンサの電圧依存による誤差を補正することができるデジタル−アナログ変換器及びこれを用いたアナログ−デジタル変換器を提供することを目的とする。
【解決手段】個別に入力用金属配線52が接続され、該入力用金属配線から入力信号が入力される入力電極20と、該入力電極と対向して配置され、出力信号が出力される出力電極30、30c、30d、20a、20bとを含む単位容量80を複数有するキャパシタアレイ90を備えたデジタル−アナログ変換器100であって、
前記入力用金属配線は、前記出力電極又は前記出力電極に接続された出力用金属配線53を上面視的に囲むか、又は上方から覆うように配置されたガード配線部60を有し、
該ガード配線部と、前記出力電極又は前記出力金属配線との間で形成される寄生静電容量Cp1を各単位容量で調整し、前記キャパシタアレイが有する積分非直線性誤差を補正することを特徴とする。 (もっと読む)


【課題】容量絶縁膜を均一な膜厚に形成して、容量素子全体の電圧追従性と容量素子の耐圧を向上させることで、信頼性を高めることを可能にする。
【解決手段】半導体基板11に形成された素子分離領域12により区画されたアクティブ領域13と、前記アクティブ領域13に形成された拡散層からなる第1電極21と、前記第1電極21上に形成された容量絶縁膜22と、前記第1電極21の平坦面上に前記容量絶縁膜22を介して形成された第2電極23を有し、前記第2電極23は、平面レイアウト上、前記アクティブ領域13内でかつ前記第1電極21内に形成されている。 (もっと読む)


【課題】 薄膜化が可能で、低温で成膜でき、膜質の制御も容易なキャパシタの誘電体膜を有した半導体装置の製造方法を提供すること。
【解決手段】 キャパシタの一方電極となる導電体1上に酸化膜2または酸窒化膜2’を形成する工程と、酸化膜2または酸窒化膜2’上に、キャパシタの誘電体膜となる酸化マンガン膜3を形成する工程と、酸化マンガン膜3上に、キャパシタの他方電極となる導電体膜4を形成する工程と、を具備する。 (もっと読む)


【課題】RCスナバ回路の抵抗Rの値を任意に設計可能な半導体スナバ回路を用いた半導体装置、電力変換装置、半導体装置の製造方法を提供する。
【解決手段】ユニポーラ動作をする還流ダイオード100と、還流ダイオード100に並列接続され、キャパシタ210及び抵抗220をモノリシックに集積化した半導体スナバ回路200とを備える半導体装置において、抵抗220が、半導体スナバ回路200の基材となる半導体基体の一部に形成され、半導体基体の比抵抗よりも高い比抵抗を有する高抵抗層を含む。 (もっと読む)


【課題】還流ダイオードの逆回復動作時に生じる振動現象の収束時間を低減することが可能な半導体装置を提供する。
【解決手段】 ユニポーラ動作をする還流ダイオード100と、還流ダイオード100に並列接続され、キャパシタ部210及び半導体層からなる抵抗部220を含む半導体スナバ200とを備える。抵抗部220が、キャパシタ部210に接続された第1抵抗領域90、第1抵抗領域90に並列に配置された周辺抵抗領域91、第1抵抗領域90及び周辺抵抗領域91の間に第1抵抗領域90の抵抗値以上の抵抗値を有する抵抗分離領域92を有する。 (もっと読む)


【課題】環流ダイオードの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮可能な半導体装置を提供する。
【解決手段】半導体装置10は、ユニポーラ型の還流ダイオード100と、還流ダイオード100に対し並列接続され、基板領域21とキャパシタ210と抵抗220とを含む半導体スナバ200とを備えている。抵抗220の少なくとも一部が、半導体スナバ200の基板領域21の一主面上に直接的にもしくは間接的に形成された、導電性材料からなる膜状の導電層17を含み、かつ、抵抗220に電流が流れる際に、導電層17に流れる電流の経路の少なくとも一部が、膜厚方向以外の方向へ流れる。 (もっと読む)


【課題】半導体基板上に積層された電極のうち、シリコン基板に形成される第1の電極まわりの配線が簡略化された容量素子を提供することである。
【解決手段】本容量素子では、P型のシリコン基板11に第1の電極26aが形成され、その上部に第2の電極30aおよび第3の電極35aがそれぞれ第1の絶縁膜29および第2の絶縁膜30を介して順次積層されている。第1の電極26aに高い電圧が印加されてもブレークダウンしないように、第1の電極26aは、不純物濃度の高いN拡散層26からなり、その周囲にN拡散層よりも不純物濃度が低いNウエル25が形成されている。このため、Nウエル25に金属配線45を接続しなくても、Nウエル25はN拡散層26と常に同電位となる。 (もっと読む)


【課題】電圧依存性が低減した高密度複合MIMキャパシタを提供する。
【解決手段】開示された一実施例によれば、複合MIMキャパシタは、半導体ダイの下部相互接続金属層に位置する下部MIMキャパシタの下部電極124を含む。複合MIMキャパシタはさらに、下部層間誘電体内に位置する下部MIMキャパシタの上部電極120を含み、下部層間誘電体は下部相互接続金属層を上部相互接続金属層から隔てている。上部MIMキャパシタの下部電極122は、上部相互接続金属層に位置している。上部MIMキャパシタの上部電極130は、上部相互接続金属層の上に位置する上部層間誘電体内に位置している。下部MIMキャパシタの上部電極120は上部MIMキャパシタの下部電極122に接続され、一方、下部MIMキャパシタの下部電極124は上部MIMキャパシタの上部電極130に接続される。 (もっと読む)


【課題】比誘電率が大きくリーク電流が小さな酸化ニオブ薄膜および/または酸化タンタル薄膜の上下面に上部電極及び下部電極を有する高誘電体薄膜コンデンサを提供する。
【解決手段】下部電極上に、一般式(1)
(NR)(OR (1)
(式中、Mはタンタル原子又はニオブ原子を示し、Rはイソプロピル基又はtert−ブチル基を示し、Rはtert−ブチル基を示す。)で表されるイミド錯体を原料として、CVD法又はALD法によって薄膜を形成させ、当該薄膜上に上部電極を形成させ、高誘電体薄膜コンデンサとする。 (もっと読む)


【課題】単位面積当たりのキャパシタ容量の向上を可能とする技術、およびそれに伴う製造工程を簡略化できる技術を提供する。
【解決手段】キャパシタ形成領域の表面に、少なくとも1つ以上の凸凹なキャパシタ形成溝4aを形成することでキャパシタの表面積を増加し、単位面積当たりのキャパシタの容量の向上を可能とする。また、前記キャパシタ形成溝4aと半導体基板1の表面に形成された素子分離溝4とを同一の工程で形成することで製造工程を簡略化することができる。また、キャパシタ形成領域におけるキャパシタの誘電体膜16aと、MISFET形成領域における高耐圧用ゲート絶縁膜16とを同一の工程で形成する。または、キャパシタ形成領域におけるキャパシタの誘電体膜16aおよびメモリセル形成領域における多結晶シリコン層10aと多結晶シリコン層17との間のメモリゲート層間膜11を同一の工程で形成する。 (もっと読む)


【課題】絶縁膜上に形成した素子に対する寄生容量の影響を低減することが可能な技術を提供することを目的とする。
【解決手段】P型の半導体基板1の表面にN型のエピタキシャル層2が形成されている。エピタキシャル層2を複数の島領域に分離するためのP+分離層3が形成されている。P+分離層3の表面にはN−不純物層4が形成されている。N−不純物層4上にはフィールド絶縁膜5が形成され、当該フィールド絶縁膜5上には下部電極6が形成されている。下部電極6上には絶縁膜7を介して上部電極8が形成され、容量9が形成されている。絶縁膜7や上部電極8上には絶縁膜10が形成されている。絶縁膜10には、上部電極8及び下部電極6のそれぞれに至るコンタクトホール11a,11bが形成され、各コンタクトホール内には配線層12a,12bが形成されている。 (もっと読む)


【課題】 薄膜キャパシタの基板と実装基板との線膨張係数の違いによってバンプに働く鉛直方向の応力が導体に集中しない構造を有する薄膜キャパシタを提供するとともに、その製造方法を提供する
【解決手段】 基板と、該基板上に形成された第1の導体層と、該第1の導体層上に形成された誘電体薄膜と、該誘電体薄膜上に前記第1の導体層と電気的に絶縁されて形成された第2の導体層と、を有するキャパシタ部と、前記第1の導体層に電気的に接続するとともに前記キャパシタ部の上面に引き出さるように形成された第1の導体パッドと、前記第2の導体層に電気的に接続するとともに前記キャパシタ部の上面に引き出されるように形成された第2の導体パッドと、前記第1および第2の導体パッド上それぞれに形成された第1および第2のバンプと、を備え、前記第1および前記第2の導体パッドは前記基板に接合されている。 (もっと読む)


【課題】サージによる悪影響を抑制しつつ、素子数を低減して小型化が可能なレベルシフト回路を提供すること。
【解決手段】GND電位と所定電位Vsとの間で複数のキャパシタC11〜C1nが直列に接続された第1キャパシタ部2bと、第1キャパシタ部2bの所定電位側に接続される第1トリガ出力部5と、第1キャパシタ部2bのGND電位側に接続される入力端子1と、GND電位と所定電位との間で複数のキャパシタC1〜Cnが直列に接続された第2キャパシタ部2aと、第2キャパシタ部2aの所定電位側に接続される第2トリガ出力部4と、第2キャパシタ部2aのGND電位側において入力端子1との間に接続される反転入力素子3と、第1トリガ出力部5の出力と第2トリガ出力部4の出力とが入力されるSRラッチ回路8とを備え、SRラッチ回路8から出力が取り出される。 (もっと読む)


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