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Fターム[5F038AC10]の内容

半導体集積回路 (75,215) | キャパシタ (4,915) | 構造 (2,824) | 溝、凹凸(溝堀型等) (232)

Fターム[5F038AC10]に分類される特許

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【課題】チップサイズを増大することなく、キャパシタの容量を増やすことができる半導体集積回路を提供する。
【解決手段】半導体基板10上にメインブロック11と周辺ブロック12とが混載された半導体集積回路において、半導体基板10上のメインブロック11に形成され、第1のトレンチキャパシタを有するメイン回路と、半導体基板10上の周辺ブロック12に形成され、第2のトレンチキャパシタを有するアナログ回路とを備える。 (もっと読む)


【課題】半導体記憶装置において誤動作が生じる蓋然性を低減する。
【解決手段】積層配置されるメモリセルアレイ(例えば、酸化物半導体材料を用いて構成されているトランジスタを含むメモリセルアレイ)と周辺回路(例えば、半導体基板を用いて構成されているトランジスタを含む周辺回路)の間に遮蔽層を配置する。これにより、当該メモリセルアレイと当該周辺回路の間に生じる放射ノイズを遮蔽することが可能となる。よって、半導体記憶装置において誤動作が生じる蓋然性を低減することが可能となる。 (もっと読む)


【課題】製造コストの増加を抑制し、キャパシタの端部の段差を小さくできるトレンチ型PIPキャパシタとそれを用いたパワー集積回路装置およびパワー集積回路装置の製造方法を提供することにある。
【解決手段】トレンチ52内壁に分離絶縁層53を配置し、この分離絶縁層53を介して下部電極となる第1ポリシリコン54を埋め込んだトレンチ型PIPキャパシタ50を半導体基板に形成することで、キャパシタの端部に形成される段差を低減できる。その結果、配線となるメタル層59を過度に厚くする必要がなく、メタル層59を微細化することができる。その結果、パワーICを微細化することができる。 (もっと読む)


【課題】 ウェハ裏面のキャパシタを有する半導体デバイスの形成方法を提供する。
【解決手段】 本発明の方法は、その前面の活性シリコン層とその裏面のバルク・シリコン層との間に挿入された埋込み絶縁層を有する、SOI基板を準備するステップと、SOI基板の前面から埋込み絶縁層を貫通して延びる埋込みコンタクト・プラグを含む集積回路を、SOI基板の前記前面に形成するステップと、裏面エッチング・プロセスを実施してバルク・シリコン層内にトレンチを形成し、埋込みコンタクト・プラグの端部を埋込み絶縁層の裏表面に露出させるステップと、第1キャパシタ・プレートと、第2キャパシタ・プレートと、該第1及び第2キャパシタ・プレートの間に挿入されたキャパシタ誘電体層とを含むキャパシタをトレンチ内に形成するステップとを含み、第1キャパシタ・プレートは、埋込みコンタクト・プラグの露出した端部に接触するように形成される。 (もっと読む)


【課題】安定したチャージポンプ動作を行う。
【解決手段】ノードA,Bを有するコンデンサC1と、VDDレベルからVSSレベルの間で振幅するポンピング信号PUMP1をコンデンサC1のノードAに供給するポンピング回路110と、コンデンサC1のノードBをVPPextレベルにプリチャージし、ポンピング信号PUMP1がVSSレベルからVDDレベルに変わった時に、コンデンサC1のノードBをVPPextレベルよりも高いレベルに駆動する出力回路120とを備える。本発明によれば、コンデンサC1のノードAをポンピングするための電圧と、コンデンサC1のノードBをプリチャージするための電圧が異なっていることから、昇圧電圧を効率よく生成することできる。 (もっと読む)


【課題】少ない工程数で生産性良く、アルミ酸化膜を誘電膜とする容量の大きいキャパシタを製造する。
【解決手段】キャパシタ1の製造方法は、Alを含む第1電極30を形成する工程と、第1電極30を覆う層間絶縁膜40を形成する工程と、層間絶縁膜40において第1電極30上の少なくとも一部に開口部41を形成して、第1電極30の表面の少なくとも一部を露出させる工程と、開口部41内の第1電極30の露出部30Aをアノードとして陽極酸化を実施して、酸化膜31を形成する工程と、開口部41内にプラグ60を形成する工程と、プラグ60上に第2電極71を形成する工程とを有する。 (もっと読む)


【課題】堆積界面のない誘電体膜を有するMIMキャパシタとその製造方法、並びにそのようなMIMキャパシタを備えた半導体装置を提供する。
【解決手段】MIMキャパシタは、半導体基板と、該半導体基板の上方に形成された下部電極16と、該下部電極の上に形成された誘電体膜18と、該誘電体膜の上に該下部電極と重なるように形成された上部電極20と、を備える。そして、該下部電極の上面と側面は、該下部電極の中央部分の厚さよりも大きい曲率半径を持つ第1曲面で、角部が形成されないように接続され、該下部電極は、該下部電極の側面に該下部電極の中央部分の厚さよりも大きい曲率半径を持つ第2曲面を形成することにより、該下部電極の外周に向かうほど薄く形成されている。 (もっと読む)


【課題】縦構造キャパシタの剥離を防止し、チップサイズの増加を抑制した半導体装置を提供する。
【解決手段】半導体装置には、第1の回路の機能素子として使用される第1の縦構造キャパシタと、第2の回路の機能素子として使用され、第1の縦構造キャパシタよりも容量値の大きい第2の縦構造キャパシタと、が含まれている。半導体装置では、第1の縦構造キャパシタを、第2の縦構造キャパシタに隣接、又は、包含させるようにレイアウトする。 (もっと読む)


【課題】多くの半導体装置に必要な低温処理と両立しない高温操作を必要とするような欠点がない、半導体構造を提供することを目的とする。
【解決手段】下部誘電層(151)へ接合された基板(103)、および、下部電極(121)を通じて前記下部誘電層(151)と接合される垂直方向半導体装置(111)を含む半導体構造であって、前記垂直方向半導体装置(111)は、n−p−n層(124)を有する隔離構造(135)を含む。 (もっと読む)


【課題】配線層中の配線をゲート電極として使用し、かつ拡散防止膜と同一層にゲート絶縁膜を有している半導体素子を有する半導体装置において、拡散防止膜の機能を損なうことなく、半導体素子のオン抵抗を低くする。
【解決手段】第1配線層150を構成する絶縁層の表層には、第1配線154及びゲート電極210が埋め込まれている。第1配線層150と第2配線層170の間には、拡散防止膜160が形成されている。ゲート絶縁膜230は、拡散防止膜160のうちゲート電極210と重なる領域及びその周囲の上面に凹部を形成し、この部分を薄くすることにより、形成されている。 (もっと読む)


【課題】 シリコンビームを使用しかつダブルゲートを有する半導体装置のおけるプロセスばらつきによる抵抗値ばらつきを防止する。
【解決手段】 端部に凹部を有する基板1と、基板1の凹部に一部が埋め込まれた一対のゲート電極4と、基板1の表面であって一対のゲート電極4の間に形成された拡散層7を有し、ゲート電極4と拡散層7の間の電位を変化させることにより、拡散層7の抵抗値を変化させる。 (もっと読む)


【課題】キャパシタの電極として機能する配線の延伸方向への電流供給を容易とすること。
【解決手段】第1金属層12と、前記第1金属層の膜厚方向に離間して設けられ、第1方向および前記第1方向に交差する第2方向に配列された複数の孔36を備えた第2金属層14と、前記第2金属層の膜厚方向で前記第1金属層とは反対側に離間して設けられ、前記第1方向および前記第2方向とは異なる方向に延伸し、第1配線と第2配線とが交互に設けられた複数の第1配線16aおよび複数の第2配線16bと、前記複数の第1配線と前記複数の第2配線との間に設けられた誘電体膜26と、前記複数の第1配線を、それぞれ前記複数の孔を通過し前記第1金属層に電気的に接続する複数の第1ビア配線32と、前記複数の第2配線を、それぞれ前記第2金属層に電気的に接続する複数の第2ビア配線34と、を具備するキャパシタ。 (もっと読む)


【課題】基板裏面側にグラウンドプレーンと信号配線との絶縁構造を構成しなくてもすみ、かつ、寄生インダクタンスをゼロに近づけられるようにする。
【解決手段】外側導体2aと中心導体2cとの間に誘電体2bを配置し、外側導体2aを下面配線層6に直接接触させると共に、誘電体2bを中心導体2cの先端に残す。これにより、中心導体2cと外側導体2aとの間の誘電体2bを通じてノイズが流れる。よって、キャパシタ構造部2と下面配線層6との間の寄生インダクタンス成分や寄生抵抗成分をゼロに近づけられ、キャパシタ構造部2でフィルタリングされたノイズをより除去できる。また、中心導体2cが誘電体2bを貫通していないため、中心導体2cと接続するための配線層をシリコン基板1の裏面側に形成しなくても済む。このため、シリコン基板1の裏面側にはグラウンドプレーンとなる下面配線層6のみ形成すれば良く、多層配線等の複雑な工程が不要となる。 (もっと読む)


【課題】基板を貫通するトレンチによって複数の部分領域に分割されてなる領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法であって、部分領域の側壁に導電層を形成するメリットだけを享受して、該導電層の形成に伴う悪影響を排除することのできる領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法を提供する。
【解決手段】基板30の第1表面S1から第2表面S2に亘って、当該基板30を貫通するように形成されたトレンチ31aによって、当該基板30が複数の部分領域Ce,Cea〜Ced,Cek,Celに分割され、前記複数の部分領域のうち、一部の部分領域Cea〜Cedの側壁に、第1表面S1の側から第2表面S2の側に亘って、当該基板30より高い導電率を有する導電層35が形成され、トレンチ31aに絶縁体31bが埋め込まれてなる領域分割基板A20とする。 (もっと読む)


【課題】 層間絶縁膜を挟んでゲート電極と容量電極が対向してできる容量の占有面積を小さくする。
【解決手段】 チャネル領域上の層間絶縁膜が周囲よりも膜厚が薄く、その部分で容量電極がゲート電極と対向して容量を形成している半導体装置。 (もっと読む)


【課題】キャパシタ構造の信号線およびGND電極を抵抗成分やインダクタンス成分を最小限にできる構造の配線基板を有する半導体装置を提供する。
【解決手段】信号線の一部を構成する中心導体2cの周囲に誘電体2bを介して同心円状にシールド線を構成する外側導体2aを備えるキャパシタ構造部2を有した構成とする。そして、2つのスルーホール3内に設けた各キャパシタ構造部2の中心導体2cについては、配線基板の表面側で各中心導体2cが上面配線5に電気的に接続され、裏面側でもう一方のキャパシタ構造部2の中心導体2cと第1下面配線6を介して電気的に接続され、さらに、各キャパシタ構造部2の外側導体2aについては、配線基板の裏面側に全面に一様に形成された第2下面配線7で覆われた状態で電気的に接続されるようにする。 (もっと読む)


【課題】3次元的に複雑な形状のシリコン構造体を提供する。また、当該シリコン構造体を、自然と秩序が生じて自分自身で秩序的なパターン形成が行われる現象を用いて簡便に作製する方法を提供する。
【解決手段】アモルファスシリコン層に水素雰囲気下でプラズマ処理を行って、当該シリコン層表面に微結晶シリコンを成長させる反応過程と、露出しているアモルファスシリコン層をエッチングする反応過程を並行して進行させ、当該シリコン層上に微結晶状の上部構造体とアモルファス状の下部構造体からなるナノ構造体を形成することにより、3次元的に複雑な形状のシリコン構造体を提供することができる。 (もっと読む)


【課題】シリンダ型下部電極の剥がれ落ちを防止する、半導体装置の製造方法を提供する。
【解決手段】複数の第1の開口を有するコア絶縁膜を半導体基板上に形成し、複数の第1の開口の側面を導電膜で覆う、シリンダ状の複数の下部電極を形成し、少なくとも複数の下部電極間のコア絶縁膜の上面を覆うサポート膜を形成し、サポート膜を用いて少なくとも複数の下部電極が形成される領域の外側を除去したマスク膜を形成し、マスク膜を形成した後、複数の下部電極間の一部にコア絶縁膜が残るように、コア絶縁膜に対して等方性エッチングを行うものである。 (もっと読む)


【課題】半導体装置に用いられるキャパシタを効率よく、しかも少ない占有床面積で行うことができる半導体装置の製造方法および基板処理装置を提供する。
【解決手段】基板200上に下電極を形成する工程(S104)と、下電極の上に、それぞれ異なる金属元素を含む3種の金属酸化膜を積層して誘電膜を形成する工程(S106、S108、S110)と、誘電膜の上に、上電極を形成する工程(S112)と、を有し、各工程は同一の装置で行う。 (もっと読む)


【課題】半導体基板に設けられた貫通穴に、絶縁体を介して2つの導電体を充填してなるキャパシタ構造体を有する電子装置において、2つの導電体間の容量を大きくするのに適した構成を提供する。
【解決手段】半導体基板10の表裏両主面11、12間を貫通する貫通穴30には、当該穴の内面側から第1の導電体40、絶縁体50、第2の導電体60が順次充填されてキャパシタ構造体20が形成されており、キャパシタ構造体20は、貫通穴30の内部から半導体基板10の両主面11、12まで連続して形成され、キャパシタ構造体20の静電容量は、キャパシタ構造体20のうち貫通穴30に位置する部位の容量と両主面11、12に位置する部位の容量との合計とされている。 (もっと読む)


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