【課題】多層配線中に、抵抗率が高く、かつ抵抗温度係数が小さい抵抗素子を備える半導体装置を提供する。
【解決手段】第１絶縁層（層間絶縁層３４０）と、第１絶縁層（層間絶縁層３４０）上に設けられ、少なくとも表層がＴａＳｉＮ層４４０である抵抗素子４００と、第１絶縁層（層間絶縁層３４０）および抵抗素子４００上に設けられた層間絶縁層３６０と、層間絶縁層３６０に設けられ、一端がＴａＳｉＮ層４４０と接続する複数のビア５００と、を備えている。 （もっと読む）

【課題】エピ抵抗や抵抗チップを用いることなく、奇モードのループ発振を抑えること。
【解決手段】本発明は、金属層６０を形成する工程と、複数のＦＥＴそれぞれのゲートフィンガー１４を共通に接続するゲートバスライン２６のパターンのうち一部分を除いたパターンを有するめっき層６４と、一部分の領域を被覆する第２マスク層６６と、をマスクにして金属層６０をパターニングすることで、ゲートバスライン２６を形成する工程と、を有する半導体装置の製造方法である。 （もっと読む）

【課題】所望のブレークダウン電圧を確保し、大きな放電電流を流せるＥＳＤ保護特性の良好なＥＳＤ保護素子を実現する。
【解決手段】適切な不純物濃度のＮ＋型埋め込み層２とＰ＋型埋め込み層３で形成するＰＮ接合ダイオード３５と、Ｐ型拡散層６と接続するＰ＋型埋め込み層３ａをエミッタ、Ｎ−型エピタキシャル層４をベース、Ｐ＋型埋め込み層３をコレクタとする寄生ＰＮＰバイポーラトランジスタ３８とでＥＳＤ保護素子を構築する。Ｐ＋型埋め込み層３はアノード電極１０に接続され、Ｐ＋型拡散層６と、それを取り囲むＮ＋型拡散層７はカソード電極９に接続される。カソード電極９に正の大きな静電気が印加されるとＰＮ接合ダイオード３５がブレークダウンし、その放電電流Ｉ１によりＰ＋型埋め込み層３よりＮ−型エピタキシャル層４の電位が下がり寄生ＰＮＰバイポーラトランジスタ３８がオンし大きな放電電流Ｉ２が流れる。 （もっと読む）

【課題】露光光源として真空紫外光を用いるホトリソ技術のパターン解像限界より微細な拡散抵抗を製造することはできないから、高抵抗の拡散抵抗は実現できなかった。
【解決手段】一組の薄膜構造体の対向する間隔に、サイドウォール形成用の絶縁膜を形成する際に生じる空隙を利用して露光光源として真空紫外光を用いるホトリソ技術のパターン解像限界より微細な拡散抵抗を形成する。薄膜構造体を配線抵抗として利用すれば、これらを接続して設けることにより温度特性に優れる抵抗素子を構成することもできる。 （もっと読む）

【課題】酸化物半導体層を用いて作製された抵抗素子及び薄膜トランジスタを利用した論理回路、並びに該論理回路を利用した半導体装置を提供する。
【解決手段】抵抗素子３５４に適用される酸化物半導体層９０５上にシラン（ＳｉＨ_４）及びアンモニア（ＮＨ_３）などの水素化合物を含むガスを用いたプラズマＣＶＤ法によって形成された窒化シリコン層９１０が直接接するように設けられ、且つ薄膜トランジスタ３５５に適用される酸化物半導体層９０６には、バリア層として機能する酸化シリコン層９０９を介して、窒化シリコン層９１０が設けられる。そのため、酸化物半導体層９０５には、酸化物半導体層９０６よりも高濃度に水素が導入される。結果として、抵抗素子３５４に適用される酸化物半導体層９０５の抵抗値が、薄膜トランジスタ３５５に適用される酸化物半導体層９０６の抵抗値よりも低くなる。 （もっと読む）

【課題】入力電源電圧の動作保証範囲が大きいとしても当該電圧変動の影響を抑制して正常に過電流保護を図るようにした過電流保護回路を提供する。
【解決手段】支持基板１０が第１半導体層１１および第２半導体層１２を絶縁層１３で挟んで構成されている。第１半導体層１１上には絶縁膜１４を介してフィールドプレート抵抗膜２０が形成されている。可変電流源ＩＳが、ゲート電極１９からドレイン電極１７にかけて絶縁膜１４上に沿って形成されたフィールドプレート抵抗膜２０（フィールドプレート抵抗Ｒ１およびＲ２）に生じるノードＮ１の電圧に応じて出力電流値を変更してセンス抵抗Ｒｓの検出電圧Ｖ２を補正する。 （もっと読む）

【課題】半導体装置の信頼性を確保する。
【解決手段】基板と、基板に埋め込まれ、複数の開口部を有する絶縁膜と、複数の開口部内に位置する基板に設けられた複数のダミー拡散層２０と、抵抗素子形成領域４０において、平面視でダミー拡散層２０と重ならないように絶縁膜上に設けられ、かつ第１方向に延伸する複数の抵抗素子１０と、抵抗素子形成領域４０において、絶縁膜上およびダミー拡散層２０上に設けられ、かつ第１方向に延伸する複数のダミー抵抗素子１２と、を備え、ダミー抵抗素子１２は、平面視で、第１方向と基板に水平な面内において垂直な第２方向に並ぶ少なくとも二つのダミー拡散層２０と重なっている。 （もっと読む）

【課題】半導体チップの高信頼実装技術を提供。
【解決手段】半導体チップ４は、基板１００と、前記基板の一方の面に形成されたデバイス層８０と、電磁波の輻射により発熱するヒータ配線３０２と、前記デバイス層と電気的に接続される電極１０３とを備えることを特徴とする。半導体チップ４を実装基板に実装する際には、ヒータとしての金属配線膜３０２を発熱させることにより、固着材料を溶かして半導体チップを実装基板と接続させる。 （もっと読む）

【課題】抵抗値の調整が容易な半導体装置及びその製造方法を得る。
【解決手段】シリコン基板上に所定間隔で形成された配線層と、前記シリコン基板上及び前記両配線層上に形成されたパッシベーション膜と、前記両配線間の前記パッシベーション膜上に形成された抵抗体層と、前記抵抗体層上に形成された、各配線層と抵抗体層とを導通する電極層とを備え、前記抵抗体層上に、前記両電極層間における該抵抗体層の平面的な大きさを決める絶縁バリア層を形成した。 （もっと読む）

【課題】集束加熱源を使用して半導体素子すなわち半導体デバイスのインピーダンスを調整（すなわち、修正または変更）する方法が提供される。
【解決手段】この方法は、集束加熱源（例えば、レーザ）の溶融作用によって、より高ドーパント濃度の隣接領域からドーパントを拡散させることによって、低ドーパント濃度の領域のドーパント・プロファイルを変更する（すなわち、ドーパント濃度を増加させる）ことによって、半導体素子すなわち半導体デバイスのインピーダンスを微調整するために利用されてよい。本発明は、特に、以前には存在しなかった導電性リンクと導電路との形成のための、回路に対するレーザの使用に関する。さらに、本発明は、特に、ギャップ領域の長さに沿った１つまたは複数の導電性ブリッジの位置に応じてインピーダンスの変更（すなわち、トリミングまたは調整）が有利に行われることが可能な手段に関する。 （もっと読む）

【課題】 渦電流や寄生容量の発生を抑制することができ、優れた高周波特性を示す小型の高周波デバイスを提供する。
【解決手段】 開口１４を有する基板１１上の誘電体層１３にバンドパスフィルタＢＰＦを備える。ＢＰＦは例えば第１誘導性素子Ｌ１および第１容量性素子Ｃ１の組と、第２誘導性素子Ｌ２および第２容量性素子Ｃ２の組と、第３誘導性素子Ｌ３および第３容量性素子Ｃ３の組とにより構成されている。開口１４は第１誘導性素子Ｌ１に対向する位置に設けられている。基板１１に対して開口１４を設けることにより第１誘導性素子Ｌ１の直下での寄生容量および渦電流の発生が抑制され、これにより信号損失が低減されてフィルタ回路の特性が向上する。 （もっと読む）

【課題】抵抗値を精度よく容易に設定可能な構造の抵抗素子を有する電子デバイスを実現する。
【解決手段】半導体等の基板に形成された積層構造における絶縁層間の導電膜配置階層の１つに、抵抗素子の抵抗値を規定する抵抗膜（金属薄膜１１）が配置されている。この金属薄膜１１は、２種類以上の抵抗率をもつ。この金属薄膜１１は、望ましくは、抵抗率が異なる複数の面領域（高抵抗面領域ＲＨと低抵抗面領域ＲＬ１,ＲＬ２）をもつ複抵抗領域型の金属薄膜１１Ｗである。 （もっと読む）

【課題】内部回路を静電破壊から保護するための静電気保護素子を備えた半導体装置を提供する。
【解決手段】保護トランジスタＱｎ１及び保護トランジスタＱｎ２各々は、ドレイン端子がパッドへと接続され、ゲート端子及びソース端子がＶＳＳへと接続される。一方、予備トランジスタＱｎ３及び予備トランジスタＱｎ４は、ゲート端子及びソース端子がＶＳＳへと接続され、ドレイン端子は各々抵抗素子Ｒ３及び抵抗素子Ｒ４を介してＶＳＳへと接続される。 （もっと読む）

【課題】 設計値に近似の抵抗値を有するポリシリコン抵抗素子を備えた半導体装置およびその製造方法を提供する。
【解決手段】 本発明の半導体装置では、半導体基板の主面を含む内部にＭＯＳトランジスタが形成され、このＭＯＳトランジスタを取り囲んで素子分離絶縁膜３が形成されている。この素子分離絶縁膜３上方には、端子部１１とこの端子１１間に形成された抵抗部１２とを備えたポリシリコン抵抗素子１０が形成されている。そして、ポリシリコン抵抗素子１０の抵抗部１２は、同一形状、および同一寸法の複数の網目１３を有する網構造に構成されており、かつ隣接する網目１３の間隔が全て同一に形成されている。 （もっと読む）

【課題】抵抗特性のばらつきが少ない抵抗素子を低コストで形成することを可能とした半導体装置の製造方法及び半導体装置を提供する。
【解決手段】ＳＯＩ領域のＳｉ基板１上にＳｉＧｅ層を形成する工程と、ＳｉＧｅ層上にＳｉ層１３を形成する工程と、Ｓｉ層１３及びＳｉＧｅ層を平面視で抵抗素子の形状に形成する工程と、Ｓｉ層１３及びＳｉＧｅ層の各側面にサイドウォール１７を形成する工程と、ＳｉＧｅ層を露出する溝部１９を形成する工程と、サイドウォール１７によりＳｉ層１３の側面が支えられた状態で、溝部１９を介してＳｉＧｅ層をエッチングすることにより、Ｓｉ層１３とＳｉ基板１との間に空洞部２１を形成する工程と、を含む。 （もっと読む）

【課題】環流ダイオードの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮可能な半導体装置を提供する。
【解決手段】半導体装置１０は、ユニポーラ型の還流ダイオード１００と、還流ダイオード１００に対し並列接続され、基板領域２１とキャパシタ２１０と抵抗２２０とを含む半導体スナバ２００とを備えている。抵抗２２０の少なくとも一部が、半導体スナバ２００の基板領域２１の一主面上に直接的にもしくは間接的に形成された、導電性材料からなる膜状の導電層１７を含み、かつ、抵抗２２０に電流が流れる際に、導電層１７に流れる電流の経路の少なくとも一部が、膜厚方向以外の方向へ流れる。 （もっと読む）

【課題】基板の面内方向のばらつきに関わらず、素子の特性値の設計値からのずれを低減する。
【解決手段】半導体装置１００は、基板に形成され、それぞれ、長軸方向と短軸方向とを有する所定パターンの膜を含み、基板の面内方向の同一層に分散配置された複数の分割素子（２００ａまたは２００ｂ）を含む。複数の分割素子は、第１の方向において隣接する分割素子の膜の長軸方向が異なるか、または、第１の方向において隣接する分割素子が、第１の方向と直交する第２の方向に、当該第２の方向における分割素子の長さよりも小さい量だけずらして配置される。 （もっと読む）

【課題】半導体基板において回路が形成される領域の占有面積を削減して小型化が図られる半導体装置を提供する。
【解決手段】高電位が印加されるセンス抵抗９と第１ロジック回路２６が形成された高電位ロジック領域２５の周囲を取り囲むように、分離領域３０を介在させて、ＲＥＳＵＲＦ領域２４が形成されている。ＲＥＳＵＲＦ領域２４の外側には、接地電位に対して第２ロジック回路２２を駆動させるのに必要な駆動電圧レベルが印加される第２ロジック回路領域が形成されている。ＲＥＳＵＲＦ領域２４では、電界効果トランジスタＴのドレイン電極１２が内周に沿って形成され、ソース電極１０が外周に沿って形成されている。また、センス抵抗９に接続されたポリシリコン抵抗４が、内周側から外周側に向かってスパイラル状に形成されている。 （もっと読む）

【課題】適切な抵抗素子を得ることが可能な半導体装置を提供する。
【解決手段】素子領域１１及び素子分離領域１２を含む基板１０と、素子領域上に形成されたゲート絶縁膜２１と、ゲート絶縁膜上に形成された金属膜２２及び金属膜上に形成された第１の半導体膜２３を有するゲート電極とを含むトランジスタ部と、基板の上方に形成され且つ第１の半導体膜と同一の材料で形成された第２の半導体膜２３と、基板と第２の半導体膜との間に形成された空洞２５とを含む抵抗素子部とを備える。 （もっと読む）

【課題】アナログ回路を構成する抵抗体において、抵抗体の抵抗長が縮小化されることがあっても、アナログ回路を構成する各抵抗体の抵抗値間にバラツキが生じることを抑制する。
【解決手段】アナログ回路を構成する抵抗体３を有する半導体装置であって、半導体基板１上に形成され、長手方向に延びるボディ部３ａと該ボディ部３ａの端部に連接するヘッド部３ｂとを有し、且つシリコンからなる抵抗体３と、抵抗体３のヘッド部３ｂの上部に形成された金属シリサイド膜６と、抵抗体３を覆う層間絶縁膜７中に形成され、金属シリサイド膜６を介して、抵抗体３と電気的に接続するコンタクトプラグ８とを備え、ボディ部３ａとヘッド部３ｂとの境界長は、抵抗体３の抵抗幅よりも大きい。 （もっと読む）