【課題】ヘテロ接合を利用した新規な保護素子を提供すること。
【解決手段】 半導体装置１０の保護部３６は、配線下層１１Ｂと、配線下層１１Ｂとは異なるバンドギャップを有する配線上層１３を有している。配線上層１３は、第１部位４１と中間部位４３と第２部位４５を含んでいる。配線上層１３と配線下層１１Ｂの接合面に形成される２次元電子ガス層が、第１部位４１と中間部位４３の間で分離されており、第２部位４５と中間部位４３の間で分離されている。第１部位４１と配線下層１１Ｂの接合面に形成される２次元電子ガスが、ドレイン電極２１に電気的に接続されている。第２部位４５と配線下層１１Ｂの接合面に形成される２次元電子ガスが、ソース電極２８に電気的に接続されている。中間部位４３と配線下層１１Ｂの接合面に形成される２次元電子ガスが、ゲート電極２５に電気的に接続されている。 （もっと読む）

【課題】低ノイズ及び高性能のＬＳＩ素子、レイアウト及びその製造方法を提供する。
【解決手段】ＮＭＯＳ素子及びＰＭＯＳ素子が何れもアナログ及びデジタルモードのような相異なるモードで動作される半導体素子において、これら素子の要求される動作モードによって特定素子にストレスエンジニアリングを選択的に適用する。フォトレジスト160をデジタル回路領域のＰＭＯＳトランジスタのみを覆うように形成し、Ｇｅ、Ｓｉなどのイオン162をストレスコントロール膜150に注入する。デジタル回路領域のＰＭＯＳトランジスタを除くあらゆる領域でストレスコントロール膜150はストレス解除膜またはストレス緩和膜152に変換され、デジタル回路領域のＰＭＯＳトランジスタのチャネル104ｂだけに圧縮応力が印加される状態が残る。 （もっと読む）

【課題】半導体装置の放熱効率を向上させる。
【解決手段】ぺルチェ効果によって吸熱する吸熱部（３２、３５、４１）（３７、４０、４３）と、ぺルチェ効果によって放熱する放熱部（３１、３５、４１）（３６、４０、４３）の両方が単一の半導体チップに集積化されている。このような構成によれば、半導体チップにおいて熱を拡散させ、全体としての放熱抵抗を低下させることができる。これは、放熱効率の向上に寄与する。 （もっと読む）

【課題】安定した静電気保護機能を有する半導体装置を提供すること。
【解決手段】半導体装置は、シリコン柱を有するシリコン基板、シリコン柱の側壁に沿って形成されたゲート電極、ゲート電極とシリコン柱との間に形成されたゲート絶縁膜シリコン柱の上部に形成された上部拡散層、及びシリコン基板において上部拡散層より下方に形成された下部拡散層、を有する縦型ＭＯＳトランジスタと、下部拡散層と電気的に接続されたパッドと、を備える。サージ電圧が印加された際に下部拡散層と基板との間においてブレイクダウンが発生する。 （もっと読む）

【課題】
マイクロ波帯域において容易に設計可能な半導体チップおよび半導体パッケージ（ディジタル受信装置）を提供することを目的とする
【解決手段】
半導体チップと、前記半導体チップ上に配置されたディジタル部と、前記半導体チップ上に配置されたアナログＲＦ部と、前記ディジタル部から伝播するノイズを遮断するような位置に配置された周期構造を有する誘電体と、を備えた半導体装置である。 （もっと読む）

【課題】全ての入力端子に対してアナログ電流検出回路を設けなくても、入力端子に入力される信号にもとづくデバイスの誤動作やデバイスの故障を防止することができるようにする。
【解決手段】入力保護回路２は、入力回路１１と電流供給源１２との間に設けられているスイッチ回路２１と、入力信号１１における所定時間内の論理レベルの変化を検出するレベル変化検出回路２２と、レベル変化検出回路２２が検出した論理レベルの変化回数を計数し、計数値が所定のしきい値を越えているか否か判定するレベル変化判定回路２３と、レベル変化判定回路２３が上記の所定時間よりも長い所定期間において計数値が所定のしきい値を越えていると判定した回数が、所定回数を越えているか否か判定し、所定回数を越えていると判定した場合にスイッチ回路２１を遮断状態に設定する異常判定回路２４とを含む。 （もっと読む）

【課題】消費電力の増加を招くことなくオフの状態を実現することのできる半導体装置を提供する。
【解決手段】ゲートに電圧が印加されていない状態でオン状態であるパワー素子と、パワー素子のゲートに第１の電圧を印加するためのスイッチング用の電界効果トランジスタと、パワー素子のゲートに第１の電圧より低い電圧を印加するためのスイッチング用の電界効果トランジスタと、を有し、上記スイッチング用の電界効果トランジスタはオフ電流が小さい半導体装置である。 （もっと読む）

集積回路（１０００）が、中央配置のドレイン拡散領域（１００８）及び分散型ＳＣＲ端子（１０１０）を備える１つのドレイン構造（１００６）と、分散型ドレイン拡散領域（１０１６）及びＳＣＲ端子（１０１８）を備える別のドレイン構造（１０１２）とを含むＳＣＲＭＯＳトランジスタを有する。中央配置のドレイン拡散領域とソース拡散領域との間のＭＯＳゲート（１０２２）がソース拡散領域へ短絡される。ＳＣＲＭＯＳトランジスタを有する集積回路を形成するためのプロセスも開示される。
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集積回路が、ドレイン領域（１０１０）及びＳＣＲ端子（１０１２）の周りに、低減された表面フィールド（ＲＥＳＵＲＦ）領域（１０２４）と共に形成されるＳＣＲＭＯＳトランジスタを含む。ＲＥＳＵＲＦ領域は、ドリフト領域（１０１４）と同じ導電型であり、ドリフト領域（１０１４）より一層重くドープされる。
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【課題】トランジスタのドレインとバックゲート間およびソースとバックゲート間に生じる電流の漏洩を抑圧し、高周波信号の透過損失の増大を抑制できる高周波半導体スイッチを得る。
【解決手段】高周波半導体スイッチは、接地部を有するＳｉ等の真性半導体基板と、この真性半導体基板に形成され、バックゲート端子を有するＭＯＳトランジスタと、真性半導体基板の接地部およびＭＯＳトランジスタのバックゲート端子間に設けられたインダクタとを備える。 （もっと読む）

【課題】シールド膜を設けることなく、最上層配線層に形成された信号電位配線を治具の接触による破損から保護する。
【解決手段】半導体基板と、半導体基板上に形成され、半導体素子が形成される半導体層及び前記半導体素子に接続される信号配線が形成される下層配線層と、半導体層及び前記下層配線層より上層に形成され、動作時に電位が変化しない固定電位配線、動作時に電位が変化しうる上層信号電位配線、及び、固定電位が入力される固定電位用ボンディングパッド、及び信号電位が入出力される信号電位用ボンディングパッドが形成された最上配線層と、を備えている。固定電位配線及び固定電位用ボンディングパッドの少なくとも一部は、下層に半導体層及び下層配線層のうち少なくとも一方が形成されることにより、信号電位配線及び前記信号電位用ボンディングパッドの最も高い表面より高く形成されている。 （もっと読む）

【課題】ＥＳＤによる半導体内部回路の破壊を防止し、かつミリ波・準ミリ波帯のような高周波領域において当該半導体内部回路の高周波特性が劣化しないＥＳＤ保護回路を提供する。
【解決手段】本発明の静電気放電保護回路は、半導体集積回路に接続され、静電気放電から前記半導体集積回路を保護する静電気放電保護回路であって、導電性半導体基板１０と、前記導電性半導体基板１０の上方に形成された誘電体層１３ｂと、前記誘電体層１３ｂの表面上に形成されている第２の配線層１５とを備え、前記第２の配線層１５は、一端がパッドに接続され、他端が前記半導体集積回路に接続された第１の信号線１７と、一端が前記第１の信号線１７に接続され、他端が接地された第２の信号線１８とを含む。 （もっと読む）

【課題】追加回路を省略して簡易かつ低コストに構成できる突入電流防止回路を提供する。

【解決手段】半導体基体と、該半導体基体の一方の主面上に設けられた第１の主電極及びゲート電極と、前記半導体基体の他方の主面に設けられた第２の主電極とを備えた逆阻止３端子サイリスタと抵抗素子とを並列接続して成る突入電流防止回路であって、
前記逆阻止３端子サイリスタは、
第１の導電型の第１の半導体領域と、
前記第１の半導体領域の一方の主面に露出する部分を有し且つ第２の導電型を有している第２の半導体領域と、
前記第１の半導体領域の一方の主面に露出する部分を有し且つ第１の導電型を有している第５の半導体領域とから成る前記半導体基体を備え、
前記第１の主電極は前記第２の半導体領域のみに接続され、
前記ゲート電極は前記第５の半導体領域及び前記第２の半導体領域に接続されることを特徴とする突入電流防止回路。 （もっと読む）

【課題】トランジスタやダイオードなどの回路素子が形成されている半導体装置において、安価で高い信頼性を持つ非破壊ＥＳＤ保護素子を有する半導体装置を提供することを課題とする。
【解決手段】回路素子と、前記回路素子を静電破壊から保護するための静電気保護素子と、前記静電気保護素子と接続する回路グラウンド線又は回路電源線とを備え、前記静電気保護素子が、前記回路素子と接続する第１導電体と、前記回路グラウンド線又は回路電源線と接続する第２導電体とを備え、前記第１導電体と第２導電体とが、前記第１導電体に印加されたサージ電流を第２導電体へ静電放電し得る間隔の空隙を介して重なるように配置され、前記第１導電体、前記第２導電体、又は前記第１導電体及び第２導電体の両方が、前記重なるように配置された部位の内、少なくとも１部の全周囲において、前記空隙を含む空間内に備えられていることを特徴とする半導体装置により上記課題を解決する。 （もっと読む）

【課題】低消費電力のスイッチ及びＥＳＤ保護素子を提供する。
【解決手段】本発明の例に関わるスイッチは、基板１０上に設けられた第１及び第２の電極１１，１２と、第１の電極１１上に設けられたアンカー１４と、アンカー１４に支持され、アンカー１４から第２の電極１２上方まで延在し、導電体が用いられ、第２の電極１２に対して上下方向に動く可動構造１５と、可動構造１５の端部に設けられ、第２の電極上方に配置される接点部１６と、可動構造１５上に設けられ、可動構造１５を構成する材料と応力差を有し、接点部１６を第２の電極１２に向かって反らせる調整膜１８と、可動構造１６の周囲を取り囲むように基板１０上に設けられ、調整膜１８に接触し、駆動電極として機能するキャップ２０と、を具備する。 （もっと読む）

【課題】従来技術の素子よりも少ない構成部品しか必要とせずおよび／または複雑でない構造を備え、集積回路がオンまたはオフになったときにそれを保護することを可能にし、保護される集積回路に対する非常に低い寄生容量を有する、かさ高にならない保護素子を提供すること。
【解決手段】少なくとも１つの集積回路を静電放電から保護するための素子（１００）は、少なくとも、イオン化可能金属部分（１０６）と、イオン化可能金属部分に接して配置され、前記イオン化可能金属部分の金属と同様の性質の金属イオンを有する固体電解質（１０４）と、この固体電解質に電気的に接続された電極（１０２）とを備えており、固体電解質中の金属イオン濃度が、固体電解質中の金属イオン飽和濃度より小さい。 （もっと読む）

【課題】高耐圧を有する半導体装置において、製造工程を追加することなく、求められる機能を満たしたＥＳＤ保護素子を提供する。
【解決手段】高耐圧を有する半導体装置をノイズやサージから守るＥＳＤ保護素子において、ゲート電極３３の両端に形成されたドレイン側でないＬＯＣＯＳ酸化膜２１ｂの下に形成される拡散層１４ｂの導電型をＰ型にすることにより、ドレインの表面ブレークダウンにより生じる電流がソース側Ｎ型高濃度拡散層１５ａ下を流れる量を制限して、寄生ＮＰＮバイポーラ動作の保持電圧を高くすることが可能となり、工程追加無しに、内部素子に必要な拡散層や絶縁膜を用いてＥＳＤ保護素子を設定することが可能となる。定常状態においてはオフ状態にあるが、サージやノイズが半導体装置に印加された場合には、内部素子が破壊に至る前にＥＳＤ保護素子が動作して大電流を放出し、その後再びオフ状態に戻るという機能を満たす。 （もっと読む）

【課題】集積回路の高性能化、小型化を妨げることなく、集積回路のＥＳＤ（静電気放電）に対する耐性を向上する。
【解決手段】２つの入出力端子の間に保護回路１０４が挿入されている。ＥＳＤが発生したとき、保護回路によって２つの入出力端子を短絡して、回路１０３に過電圧が印加されることを防ぐ。回路は、接続配線１１０，１２０を介して、入出力端子に電気的に接続されている。回路は、接続配線との複数の電気的な接続部を有しており、各接続部と入出力端子間の配線抵抗が等しくなるように、接続配線を形成する。これにより、ＥＳＤが発生しても、１つの接続部に電圧が集中して印加することが回避されるため、ＥＳＤによって回路が破壊される確率が低減される。 （もっと読む）

【課題】内部に流入するイミュニティノイズを接地端子に逃がすことで、イミュニティ耐性を向上させる半導体装置を提供する。
【解決手段】静電気保護素子５１の一端及び抵抗体Ｒの一端は、電源端子または基準電源端子に接続され、静電気保護素子５１の他端は、グランド端子に接続され、静電気保護素子５１は、ダイオード、ＰＭＯＳトランジスター、ＮＭＯＳトランジスター、バイポーラトランジスター及びサイリスター構造を有するもののいずれか１つである。 （もっと読む）

【課題】ｄｖ／ｄｔサージにより、寄生容量を充放電する変位電流が発生することを抑制し、回路の誤動作を防止する。
【解決手段】電界緩和層２ｄと支持基板２におけるｐ型の部分２ｅとによって構成されるＰＮ接合により、高耐圧ダイオードを構成する。これにより、高耐圧ダイオードを構成するＰＮ接合部に空乏層が形成され、この空乏層によって各部位および各支持台３１ａ、３１ｂを独立した電位に固定することが可能となる。このため、ｄｖ／ｄｔサージによる変位電流の発生を抑制することが可能となる。また、変位電流が発生したとしても、支持台３１ａを通じて変位電流を引抜ける。このため、変位電流が低電位基準回路部ＬＶ内に流れることを防止することが可能となり、変位電流によって回路の誤動作が生じることを防止できる。 （もっと読む）