【課題】レイアウト面積を大きくすることなく、差動対を高速/高消費電流と、低速/低消費電流の両方で動作させることができるようにした半導体装置を提供する。
【解決手段】差動回路５ａは、差動対トランジスタＮ１，Ｎ２と、差動対トランジスタＮ１，Ｎ２に流れる電流量が少なくとも２つのレベルで切替わるように、切替可能なテール電流を供給するテール電流源６８とを備える。差動対トランジスタＮ１，Ｎ２は、差動対トランジスタＮ１，Ｎ２に流れる電流の減少に伴って、σ(ΔI/gm)の値が単調に減少する特性を有する、ただし、σは標準偏差、ΔＩは、差動対トランジスタＮ１，Ｎ２の電流量の差分、ｇｍは、差動対トランジスタＮ１，Ｎ２のトランスコンダクタンスを表わす。 （もっと読む）

【課題】マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制する。
【解決手段】ユニットフィンガーの並列接続からなるマルチフィンガー単位ＦＥＴセルと、マルチフィンガー単位ＦＥＴセルのゲートフィンガーを並列接続する指定ゲートバスラインと、指定ゲートバスラインに接続されたゲート引き出しラインとを備え、ゲート引き出しラインと指定ゲートバスラインの接続点をマルチフィンガー単位ＦＥＴセル内の中心からずらすことによって、接続点の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多くする。 （もっと読む）

【課題】ＦＥＴを提供する。
【解決手段】ＦＥＴは、基板と、基板上に配置されたバッファ層と、バッファ層上に配置されたチャネル層と、チャネル層上に配置された障壁層とを含む。ソース、ゲート及びドレイン電極は障壁層上に配置されて長手方向に延伸する。チャネル及び障壁層の一部分は長手方向に延伸するメサ部を形成し、ソース及びドレイン電極がメサ部の縁を超えて延伸する。ゲート電極はメサ部の縁側壁に沿って延伸する。導電性ソース相互接続部は障壁層上に配置されソース電極に電気的に接続された第一の端部を有する。第一の誘電体層はバッファ層及びソース相互接続部上に配置される。ゲートビアは第一の誘電体層に形成される。導電性ゲートノードがバッファ層に沿って延伸して前記メサ部の側壁に沿って延伸するゲート電極の一部分に電気的に接続する。ゲートパッドはメサ部に隣接する第一の誘電体層上に配置される。 （もっと読む）

【課題】ＲＤＲに従い設計され、活性領域と電源配線との境界部や周辺部における不具合の発生が抑制された、小型化かつ高集積化された半導体装置を提供する。
【解決手段】少なくとも１つのスタンダードセル内における半導体基板ＳＢの主表面に形成される第１導電型の機能素子用不純物領域Ａｐと、電源電位が印加される第２導電型の電源電位用不純物領域Ａｎとを備える。半導体基板ＳＢの主表面上に形成され、かつ半導体基板ＳＢの主表面に達する貫通孔ＳＣＴＨを有する絶縁層ＩＩ１、ＩＩ２と、絶縁層ＩＩ１、ＩＩ２の貫通孔内に形成されたコンタクト用導電層ＰＣＬとを備える。上記機能素子用不純物領域Ａｐと電源電位用不純物領域Ａｎとをまたぐように形成されるコンタクト用導電層ＰＣＬを通じて電気的に接続される。 （もっと読む）

【課題】 ダイシングに伴う膜剥れの防止および異常放電防止に好適な半導体装置を提供する。
【解決手段】 半導体装置はスクライブ領域００３とＩＣ領域００４からなり、スクライブ領域００３の層間絶縁膜００２には少なくとも一つの分離溝００７が設けられ、分離溝００７の両側の側壁にはプラグ金属膜からなるサイドウォール０１１が形成され、少なくともサイドウォールを覆うパッシベーション膜を設ける構成とした半導体装置とする。 （もっと読む）

【課題】 電力等の信号の合成効率が高く、チップ占有面積を低減可能な半導体装置および半導体装置の製造方法を提供する。
【解決手段】 本発明の半導体装置１０は、電極パッド１１と、複数の信号伝送電極１２ａ、１２ｂおよび１２ｃと、複数の伝送線路１３、１４および１５とを有し、前記電極パッド１１と前記各信号伝送電極１２ａ、１２ｂおよび１２ｃとは、前記各伝送線路１３、１４および１５により電気的に接続され、前記複数の伝送線路１３、１４および１５の少なくとも一本は、その線路長が他の伝送線路１４以上であり、前記線路長が他の伝送線路以上である伝送線路１３および１５は、その一部または全部が空中配線され、前記空中配線された伝送線路１３ａおよび１５ａが、マイクロストリップラインであることを特徴とする。 （もっと読む）

【課題】アンチヒューズ素子として用いられる半導体装置において、導通状態における抵抗値のばらつきを低減することで、アンチヒューズ素子として安定した動作を実現する。
【解決手段】半導体基板１の主面上に形成されたアクティブフィールド１１と、アクティブフィールド１１の表面に形成されたゲート絶縁膜５を介してアクティブフィールド１１上に設けられたゲート電極１２と、を有し、ゲート電極１２は、半導体基板２の主面を平面視する方向から見て、アクティブフィールド１１に周囲を囲まれるように配置されているとともに、ゲート電極１２の周縁部がゲート電極１２の周囲に配置されたアクティブフィールド１１に重なって重なり領域１３を形成するように配置されている。 （もっと読む）

【課題】フリップチップ構造を有する半導体集積回路装置において、パッドからチップ内部素子へ加わる応力の影響に起因するタイミング信頼性の劣化を低コストで防止する。
【解決手段】フリップチップ構造を有する半導体集積回路装置において、応力の影響を受ける半導体チップ１０１の外周列におけるパッド１０２の構造及び配置位置等について、応力の影響に起因するＬＳＩの動作不具合が発生しにくいように予めレイアウトする。 （もっと読む）

【課題】物理長の異なる複数の伝送線路において、電気長を等しくする。
【解決手段】半導体基板１上の薄膜絶縁体上に形成された物理長の異なる複数の伝送線路Ａ、Ｂのうち、物理長の長いほうの伝送線路において、伝送線路を構成する信号線メタルと半導体基板１との間に低誘電率絶縁膜３を挟むことによって信号伝搬速度を速くした領域を設け、この低誘電率絶縁膜３を挟んだ領域の長さを伝送線路Ａの物理長に応じて調整することによって、すべての伝送線路の電気長を等しくする。 （もっと読む）

【課題】半導体チップのチップサイズを縮小化することができる技術を提供する。特に、ＬＣＤドライバを構成する長方形形状の半導体チップにおいて、短辺方向のレイアウト配置を工夫することにより、半導体チップのチップサイズを縮小化することができる技術を提供する。
【解決手段】ＬＣＤドライバを構成する半導体チップＣＨＰ２は、複数の入力用バンプ電極ＩＢＭＰのうち一部の入力用バンプ電極ＩＢＭＰの下層には入力保護回路３ａ〜３ｃが配置されている一方、複数の入力用バンプ電極ＩＢＭＰのうち他の一部の入力用バンプ電極ＩＢＭＰの下層には入力保護回路３ａ〜３ｃが配置されずにＳＲＡＭ２ａ〜２ｃ（内部回路）が配置されている。 （もっと読む）

【課題】本発明は、高速にインダクタの巻き数を求めることが出来るＣＡＤ装置、インダクタの巻き数求め方法、プログラム及び記憶媒体を提供することを課題とする。
【解決手段】ＣＡＤデータ表示部２２が表示したレイアウト表示上で、インダクタ位置指定部２３によって、ユーザにインダクタの位置を指定させる。この頂点抽出部２４は指定位置の範囲内の頂点の数を求め、巻き数計算部２５はこの頂点の数からインダクタの巻き数を算出する。 （もっと読む）

【課題】絶縁ゲート型半導体装置において、ゲートパッド部の下方に保護ダイオードが配置されるためトランジスタセルが配置できず、チップ上の無効領域となっていた。またソース電極層はゲートパッド部を除いて配置され、素子領域の端部のセルではソースパッド部からゲートパッド部を迂回するように電流経路が形成される領域があった。
【解決手段】電極構造を２層とし、ゲートパッド部の少なくとも一部に保護ダイオードとの非重畳領域を形成する。非重畳領域下方にセルおよび１層目のソース電極層を配置でき、ソース電極層内の抵抗の偏りを小さくできる。更に、ゲートパッド部から保護ダイオードまでの距離が、ソースパッド部から保護ダイオードまでの距離より小さくなる位置に保護ダイオードを配置する。これにより効率的にトランジスタ動作を行える素子領域を大きく確保でき、且つ配線部下方の第１ソース電極層抵抗を低減できる。 （もっと読む）

【課題】絶縁ゲート型半導体装置において、ゲートパッド部の下方にはトランジスタセルが配置できず、チップ上の無効領域となっていた。またソース電極層はゲートパッド部を除いて配置され、ソース電極層を基板水平方向に流れる電流の経路において、素子領域内で抵抗の偏りが発生する問題もあった。
【解決手段】電極構造を２層とし、２層目のゲート電極層（ゲートパッド部）の下方にトランジスタセルおよび１層目のソース電極層を配置する。２層目のゲート電極層は一部が１層目のゲート電極層と重畳し、これを介してゲート電極と接続する。ゲートパッド部下方にセルおよび１層目のソース電極層を配置できるので、ゲートパッド部下方の無効領域を従来と比較して大幅に低減できる。またソース電極層内を基板の水平方向に流れる電流について、全てのセルがソースパッド部から最短距離の電流経路となる。 （もっと読む）

【課題】基板の一主面側に全ての外部接続手段が接続される絶縁ゲート型半導体装置において、ゲートパッド部の下方に保護ダイオードが配置される構造では、トランジスタセルおよびソース電極層が配置できず、基板内部の抵抗が大きい問題があった。
【解決手段】電極構造を２層とし、保護ダイオードは素子領域外で素子領域に隣接し、素子領域外周の、主な電流経路に垂直となる辺に隣接して配置する。また、２層目のゲート電極層（ゲートパッド部）の少なくとも一部に保護ダイオードとの非重畳領域を形成する。２層目のゲート電極層は一部が１層目のゲート電極層と重畳し、これを介して保護ダイオードおよびゲート電極と接続する。ゲートパッド部の下方にトランジスタセルおよび１層目のソース電極層を配置する。これにより基板内を流れる電流の抵抗が小さくできる。 （もっと読む）

【課題】回路設計に要する期間を短縮することが可能な機能セルとその機能セルを含む半導体装置およびその機能セルを用いた半導体回路設計方法を提供する。
【解決手段】半導体装置は、同一の論理回路機能を実現し、互いに電気的特性の異なる第１および第２の機能セル３ａ、３ｂを備える。第１の機能セル３ａは第１の外部接続配線を含む。第２の機能セル３ｂは第２の外部接続配線を含む。第１の機能セル３ａの外周の形状は、第２の機能セル３ｂの外周の形状とほぼ同一である。第１の外部接続配線の第１の機能セル３ａ平面内における位置は、第２の外部接続配線の第２の機能セル３ｂ平面内における位置とほぼ同一である。 （もっと読む）

【課題】 ＳＯＩ基板上に形成され、ＥＳＤ耐性の高い半導体装置を提供する。
【解決手段】 ＳＯＩ基板上に形成されたＭＯＳトランジスタ２と、ＭＯＳトランジスタのソース電極及びドレイン電極間に少なくとも一つのダイオード３、及び抵抗４が直列接続されており、ダイオードと抵抗の接続点にＭＯＳトランジスタ２のゲート電極５を接続することによってＥＳＤ耐性を高める。さらに、ダイオードと抵抗の接続点と、ボディコンタクト領域６とを接続することによって、より高いＥＳＤ耐性を得ることができる。 （もっと読む）

【課題】集積回路において、入力保護回路セルとクランプ回路を含む電源セル間の寄生抵抗を小さくし、ＥＳＤ強度の低下を補うためにダイオードサイズをダイオード単体のＥＳＤ強度以上に大きくすることを抑え、入力保護回路のダイオードによる大きい入力容量成分、および直列抵抗の寄生抵抗成分により高周波信号電力が減衰するのを防ぐことを目的とする。
【解決手段】入力保護回路セルは、信号ピンに接続される入力端子７、高周波回路に接続されるとともに、入力端子７とノード６０により接続される出力端子８、ノード６０とＶＤＤ間に設けられ、ノード６０からＶＤＤへ電流を流すダイオード１、ノード６０とＧＮＤ間に設けられ、ＧＮＤからノード６０へ電流を流すダイオード２を備える。また、ＶＤＤとＧＮＤ間において、ダイオード１およびダイオード２と並列に接続されるクランプ回路４を備える。 （もっと読む）

【課題】半導体ウェハに、細長い同一形状の半導体チップを配置したときの、半導体ウェハの周縁部の未使用部分を減らす。
【解決手段】細長い同一形状の半導体チップ３ａ、４ａを、半導体ウェハ１０ａに配置する。半導体ウェハ１０ａの中央部に、同じ向きに揃えた半導体チップ３ａの列を配列する。これが第１グループとなる。第１グループの上下の周縁部に、半導体チップ４ａを、半導体チップ３ａの向きとは９０度異なる向きに配置する。半導体チップ４ａは、その長辺が半導体チップ３ａの短辺に隣接するように配置されている。 （もっと読む）

【課題】インダクタを形成する導体において実質的な直列抵抗成分の増加を防止すると共に、導体間容量の増加を低減することができる。これらのことから、Ｑ値を向上させたインダクタおよびその製造方法を提供する。
【解決手段】インダクタ１０は、平板状の基板とスパイラル形状の導体１１とを備えている。導体１１が形成された形成面は、基板の主面に対して実質的に平行である。導体１１では、形成面に対して水平な方向において等間隔であり、外側に位置する部分の方が内側に位置する部分よりも幅広且つ肉薄であり、形成面に対して垂直な方向においては上面及び下面の少なくとも一方の面が周回毎に相異なる位置に存在している。 （もっと読む）

【課題】ＧａＮ系あるいはＧａＡｓ系ＦＥＴ用エピでは、バッファ層耐圧を向上させるために最近ではバッファ層に高抵抗のエピを用いる傾向にある。しかし、微細ゲートのパターニングのための電子ビーム露光によるリソグラフィーの際、チャージアップ現象が生じるという問題がある。
【解決手段】金属配線によって電子が放電する経路を形成する。すなわち、ＦＥＴを作製するウエハ上の各チップの周辺部のスクライブラインあるいはエッチカットする部分に相当する部分に金属配線を配し、電子線にとってウエハ上で陽極あるいは接地導体となる部分とその金属配線が金属で接続されており、さらにチップ内においてＦＥＴのソース電極がチップ周辺の金属配線と金属で接続されるようにした。 （もっと読む）