【課題】作製工程が簡略化され、容量素子の面積が縮小化された昇圧回路を有する半導体
装置を提供することを課題とする。
【解決手段】直列に接続され、第１の入力端子部から出力端子部へ整流作用を示す複数の
整流素子と、第２の入力端子部に接続され、互いに反転する信号が入力される第１の配線
及び第２の配線と、それぞれ第１の電極、絶縁膜及び第２の電極を有し、昇圧された電位
を保持する複数の容量素子とから構成される昇圧回路を有し、複数の容量素子は、第１の
電極及び第２の電極が導電膜で設けられた容量素子と、少なくとも第２の電極が半導体膜
で設けられた容量素子とを有し、複数の容量素子において少なくとも１段目の容量素子を
第１の電極及び第２の電極が導電膜で設けられた容量素子とする。 （もっと読む）

【課題】インダクタの下方に位置する素子分離膜に開口を設けてその開口内に半導体基板を残しつつ、インダクタの下方に位置する半導体基板に渦電流が発生することを抑制する。
【解決手段】インダクタ３００は、多層配線層２００に形成されており、素子分離膜１２の上方に位置している。開口１３は、素子分離膜１２のうち少なくとも平面視でインダクタ３００と重なる領域に形成されている。また、素子分離膜１２とインダクタ３００の間に位置するいずれの層にも、インダクタ３００と半導体基板１０の間をシールドするシールド導電部材は形成されていない。 （もっと読む）

【課題】常時動作領域と電源遮断可能領域とが混在する半導体集積回路を提供する。
【解決手段】半導体基板に設けられ、複数の基本セル（１０）の配置が可能なセル配置領域と、空間的に前記セル配置領域と重なって設けられた基本電源配線（１１）と、前記基本電源配線（１１）から前記セル配置領域への電源供給を停止するスイッチセル（６）と、前記スイッチセル（６）に隣接して前記セル配置領域に配置され、前記スイッチセル（６）が前記セル配置領域への電源供給を停止した場合においても、前記スイッチセル（６）から電源供給を受ける常時動作セル（５）とを具備する。 （もっと読む）

【課題】チップサイズを増大することなく、キャパシタの容量を増やすことができる半導体集積回路を提供する。
【解決手段】半導体基板１０上にメインブロック１１と周辺ブロック１２とが混載された半導体集積回路において、半導体基板１０上のメインブロック１１に形成され、第１のトレンチキャパシタを有するメイン回路と、半導体基板１０上の周辺ブロック１２に形成され、第２のトレンチキャパシタを有するアナログ回路とを備える。 （もっと読む）

【課題】 過電流検出による保護と、温度検出による保護とを、好適に行うことが可能な半導体装置を提供する。
【解決手段】 半導体基板を有する半導体装置であって、半導体基板が、メイン素子領域と、メイン素子領域よりも小さい電流が流れるサブ素子領域を有しており、サブ素子領域が、半導体基板を平面視したときに半導体基板の中心と重なる位置に形成されており、半導体基板上であって、半導体基板を平面視したときにサブ素子領域と重なる位置に、温度検出素子が形成されている。 （もっと読む）

【課題】半導体装置の回路ブロックへの電力供給復帰時に、無駄な充放電を削減すること。
【解決手段】半導体装置は、第１電源電圧を供給する第１電源線と、第１電源電圧よりも高い第２電源電圧を供給する第２電源線と、前段回路ブロックと、前段回路ブロックの出力信号に基づいて動作する後段回路ブロックと、前段回路ブロック及び後段回路ブロックに対する第１電源電圧及び第２電源電圧の供給を制御する電力供給制御回路と、を備える。電力供給制御回路は、後段回路ブロックへの第１電源電圧の供給開始タイミングを前段回路ブロックへの第１電源電圧の供給開始タイミングよりも遅延させる。更に、電力供給制御回路は、前段回路ブロック及び後段回路ブロックに第１電源電圧が供給された後に、第２電源電圧を前段回路ブロックと後段回路ブロックの両方に供給する。 （もっと読む）

【課題】電源電位が接地電位に対して変動するハイサイド回路又はローサイド回路において、電源電位の変動の影響を回避し、安定した基準電圧を出力することができる基準電圧回路及び半導体基板を提供する。
【解決手段】本発明は、Ｐ型半導体基板２０上のＮウェル層２１内に形成したハイサイド回路中において、Ｎウェル層２１をコレクタとし、Ｎウェル層２１内に形成したＰ領域２３をベースとし、ベースの上層に形成したＮ領域２４をエミッタとし、ハイサイド回路素子２２を構成する基板を、コレクタとしてのＮウェル層２１とで共通化した。 （もっと読む）

【課題】ヒューズ素子の列数増に伴うトリミング時間の伸長を抑制する。
【解決手段】ｘ方向に延伸する接地配線Ｇと、接地配線のｙ方向の一方側に設けられたヒューズ素子領域Ａにｘ方向に沿って３列に並べて配置され、かつそれぞれの一端が接地配線Ｇに共通に接続される複数のヒューズ素子と、ヒューズ素子領域Ａを挟んで接地配線Ｇの反対側に設けられ、ヒューズ素子領域Ａに配置された複数のヒューズ素子それぞれの他端と接続される救済回路とを備え、上記複数のヒューズ素子は、それぞれ1つの欠陥選択線を示すアドレス情報を記憶する複数のヒューズ素子グループに所定個ずつグループ化され、同一のヒューズ素子グループに属する所定個のヒューズ素子は、同一列に配置されることを特徴とする （もっと読む）

【課題】高周波配線と相異なる層に設けられたダミー導体パターンに発生する渦電流を抑制する。
【解決手段】半導体装置１は、高周波配線、およびダミー導体パターン２０（第２のダミー導体パターン）を備えている。ダミー導体パターン２０は、高周波配線と相異なる層中に形成されている。ダミー導体パターン２０は、平面視で、高周波配線と重なる領域を避けるように配置されている。これにより、高周波配線と相異なる層に設けられたダミー導体パターンに発生する渦電流を抑制できる。 （もっと読む）

【課題】窒化ガリウム（ＧａＮ）系のＨＥＭＴを保護するダイオード構造を備えた半導体装置とその製造方法を提供する。
【解決手段】基板１０のうちＧａＮ層１３に２次元電子ガスが生成される領域が活性層領域４０とされ、基板１０のうち活性層領域４０を除いた領域にイオン注入が施されていることにより活性層領域４０とは電気的に分離された領域が素子分離領域５０とされている。そして、ダイオード６０は素子分離領域５０の層間絶縁膜２０の上に配置されている。このように、基板１０のうちＨＥＭＴが動作する活性層領域４０とは異なる素子分離領域５０を設けているので、１つの基板１０にＧａＮ−ＨＥＭＴとダイオード６０の両方を備えた構造とすることができる。 （もっと読む）

【課題】バラスト抵抗の幅を広げることなく、バラスト抵抗の許容電流量を大きくする
【解決手段】バラスト抵抗２００を構成する抵抗２１０の少なくとも一つは、第１抵抗２１２及び第２抵抗２１４を有している。第１抵抗２１２は、保護素子１００内で電流が流れる方向である第１の方向（図１ではＸ方向）に延伸している。第２抵抗２１４は、第１抵抗２１２に並列に接続され、第１の方向に延伸している。そして第２抵抗２１４は、第１抵抗２１２と同一直線上に位置している。 （もっと読む）

【課題】静電破壊による歩留まりの低下を防ぐことができる半導体装置。
【解決手段】複数の画素を選択するための信号を走査線に供給する走査線駆動回路が、上記信号を生成するシフトレジスタを有しており、上記シフトレジスタにおいて、複数のトランジスタのゲート電極として機能する一の導電膜を複数に分割し、上記分割された導電膜どうしを、分割された導電膜と異なる層に形成された導電膜により、電気的に接続する構成を有する。上記複数のトランジスタには、シフトレジスタの出力側のトランジスタが含まれるものとする。 （もっと読む）

【課題】多様な信号規格の処理に対応する半導体集積回路において、様々な周期性の違いに伴いタイミングと時間幅が変わるアイドル状態に対応した電源制御を適用し、消費電力を低減する。
【解決手段】処理状態と待機状態とを周期的に繰り返して処理を行う半導体集積回路の電源ドメインを制御する電源制御装置であって、待機状態の発生期間および発生間隔を含む周期的特徴情報を取得する周期情報取得部１０３と、電源ドメインが待機状態における待機電圧から半導体集積回路が動作可能となる電圧へ復帰するまでに要する復帰時間と対応付けられた待機電圧候補から、発生期間よりも復帰時間が短くなる待機電圧を電源制御情報として設定する電源制御情報設定部１０４と、電源制御情報に従って発生期間における電源ドメインの待機電圧を制御する電源制御部１０５とを備える。 （もっと読む）

【課題】ワイヤボンディング時のストレスでボンディングパッド下の絶縁層のダメージを電気的に検出できる半導体装置および導入されたダメージを検出して良品、不良品を判定できる半導体装置の試験方法を提供すること。
【解決手段】酸化膜４上にポリシリコン５を配置し、このポリシリコン５にｐｎダイオード９を形成し、ｎカソード層６上に層間絶縁膜１０を挟んで第１ボンディングパッド１１を配置する。また、ｐアノード層７上に第２ボンディングパッド１２を配設することで、層間絶縁膜１０に導入されるダメージが層間絶縁膜１０を貫通するか否かを電気的に検出できる半導体装置（パワーＩＣなど）とすることができる。 （もっと読む）

【課題】製造コストの増加を抑制し、キャパシタの端部の段差を小さくできるトレンチ型ＰＩＰキャパシタとそれを用いたパワー集積回路装置およびパワー集積回路装置の製造方法を提供することにある。
【解決手段】トレンチ５２内壁に分離絶縁層５３を配置し、この分離絶縁層５３を介して下部電極となる第１ポリシリコン５４を埋め込んだトレンチ型ＰＩＰキャパシタ５０を半導体基板に形成することで、キャパシタの端部に形成される段差を低減できる。その結果、配線となるメタル層５９を過度に厚くする必要がなく、メタル層５９を微細化することができる。その結果、パワーＩＣを微細化することができる。 （もっと読む）

【課題】ＬＳＩ素子の性能劣化及びヒューズ素子の欠陥の増加を抑制できる半導体記憶素子及び半導体記憶装置を提供する。
【解決手段】半導体記憶素子１００は、第１ヒューズ線１１１と、第１ヒューズ線１１１と並列接続された第２ヒューズ線１１２とを有し、切断されているか否かによって２値のデータを保持するヒューズ素子１１０と、一端がワード線１３０に接続されており、ヒューズ素子１１０に電流を流すか否かを選択する選択素子１２０と、を備える。 （もっと読む）

【課題】従来の半導体装置においては、配線の伝送特性が不安定となってしまう。
【解決手段】半導体装置１は、配線１０、およびダミー導体パターン２０を備えている。配線１０は、５ＧＨｚ以上の周波数を有する電流が流れる配線である。配線１０の近傍には、ダミー導体パターン２０が配置されている。ダミー導体パターン２０の平面形状は、１８０°を超える内角を有する図形に等しい。 （もっと読む）

【課題】配線間の寄生容量を削減可能にした半導体装置を提供する。
【解決手段】Ｘ方向に配列する複数のトランジスタについて、夫々が、対応するダミーゲートＤＧ１，ＤＧ２を挟む複数のソース拡散層Ｓ１，Ｓ２に接続する第２及び第３の金属配線Ｍ１２，Ｍ１３は、２つのＳ１，２つのＳ２に夫々接続する複数の第１のビアＶ１の両方を含む第１の幅Ｌ１と、Ｖ１を含まず、Ｌ１よりも短い第２の幅Ｌ２と、を有する。ドレイン拡散層Ｄ１に接続する第１の金属配線Ｍ１１と、Ｍ１２との間、並びにＭ１１及びＭ１３の間の夫々は、Ｌ１に対応する第１のギャップＳＰ１と、Ｌ２に対応する、Ｌ１よりも大きな第２のギャップＳＰ２と、を有する。好ましくは、Ｍ１１〜Ｍ１３の夫々と第２のビアＶ２を介して接続される第４〜第６の金属配線Ｍ２４〜Ｍ２６の夫々は、Ｌ１よりも短い第３の幅Ｌ３を有する。 （もっと読む）