【課題】テスティング基板はもとより、検査後の後処理等も不要としながら、より簡易且つ的確に半導体ウエハ上の集積回路を検査することのできる半導体集積回路の検査方法およびその方法の実施に使用される半導体集積回路を提供する。
【解決手段】半導体ウエハ１１上に形成されている複数の集積回路１２を検査するに先立って、同半導体ウエハ１１上の上記複数の集積回路１２が形成される領域を除く領域に、給電パッド１３と、この給電パッド１３および上記複数の集積回路１２の各給電部を電気的に接続する給電配線１４とを予め形成、敷設しておく。そして、給電パッド１３に所定の電圧を印加することにより、上記給電配線１４を通じて上記半導体ウエハ１１上の各集積回路１２に対する通電試験を行う。 （もっと読む）

【課題】 導電膜が正常にパターニングされて配線が形成されていることを、少ない労力で確認することができるようにする。
【解決手段】 層間絶縁膜８上に導電膜を形成する工程と、前記導電膜をパターニングすることにより、チップ領域１ａに配線１０ａ〜１０ｃを形成すると共に、スクライブライン１ｂ上に、複数のダミー配線３１〜３３を互いに平行に形成する工程と、複数のダミー配線３１〜３３相互間の抵抗値を測定する工程とを具備する。最外側に位置するダミー配線３１，３３それぞれに接続するパッド３４，３５を形成し、このパッド３４，３５に抵抗計の端子を接触させてもよい。 （もっと読む）

【課題】 トランジスタの電気的特性に異常がある場合に、その不良解析に要する時間を短縮することができるようにしたトランジスタの製造プロセス評価方法及び、トランジスタの製造プロセス評価素子を提供する。
【解決手段】 ウエーハＷに形成されたＩＣチップ１００に含まれる代表的なＭＯＳトランジスタ１の製造プロセスを評価するための評価素子１０であって、ＭＯＳトランジスタ１と同一の製造プロセスによってウエーハＷに形成された通常のＭＯＳトランジスタ１０ａと、この製造プロセスからチャネルドープ工程だけを除いた不完全製造プロセスによって当該ウエーハＷに形成されたネイティブトランジスタ１０ｂと、を備えたものである。通常のＭＯＳトランジスタ１０ａの閾値等に異常があった場合に、その値とネイティブトランジスタ１０ｂの閾値等とを比較することで、その原因がチャネルドープ工程に有るか否かを容易に判断することができる。 （もっと読む）

【課題】少ない労力でプラズマチャージ量が基準値より多いか否かを評価することができるようにする。
【解決手段】プラズマチャージ評価基板を、半導体装置の製造工程で使用されるプラズマに曝露する工程と、プラズマチャージ評価基板を調べることにより、プラズマが基板に与えるプラズマチャージ量を評価する工程とを具備する。プラズマチャージ評価基板は、半導体基板１に形成された放電領域１ａと、半導体基板１上に形成された層間絶縁膜２と、層間絶縁膜２に形成され、放電領域１ａ上に位置する接続孔２ａと、層間絶縁膜２上に形成されたアンテナ用導電膜３と、層間絶縁膜２上に形成され、接続孔２ａを介してアンテナ用導電膜３と放電領域１ａとを接続するヒューズ用配線４とを備える。ヒューズ用配線４が溶断している場合には、プラズマチャージ量が基準値より多いと評価する。 （もっと読む）

【課題】メッキ膜厚のウェハ面内均一性を向上させる。
【解決手段】本発明の例に関わる半導体装置は、メタル配線を用いた多層配線構造を有する半導体集積回路が形成され、各々が独立したチップになる複数のチップ領域１１と、メタル配線を用いた多層配線構造を有し、複数のチップ領域の各々を取り囲む複数のチップリング１２とを備え、複数のチップリング１２は、互いに電気的に接続される。 （もっと読む）

【課題】 保護回路により、プラズマ処理に伴うチャージングを抑え、かつエッチング工程に依存しない保護回路との切り離しを実現する半導体装置の製造方法及び半導体装置を提供する。
【解決手段】 素子分離領域１１に囲まれた基板１０上にゲート酸化膜１２、ゲート電極１３を形成する。スクライブ領域１４では保護ダイオードＤ１のＰＮ接合部１５を形成する。層間絶縁膜１６、ビア接続部１７の形成後、第１層目の金属配線層１８１でゲート電極１３に関係する回路配線の一部を形成する。その際、ゲート電極１３とＰＮ接合部１５の一方端が結ばれる電荷放電経路用の接続構成ＣＮＴも同時に形成する。これにより、ゲート電極１３は保護ダイオードＤ１と電気的に接続され、以降、プラズマ処理を伴う工程を経てもチャージングは回避される。 （もっと読む）

半導体デバイス用の整合補助部（１１５）に関する。整合補助部は、高い反射度を有する領域（１２３）と、低い反射度を有する隣接領域（１２５）とを備える。低い反射度を有する領域には、半導体デバイスの相互接続層（２２５）に配置され、かつ半導体デバイスの能動回路（２１８）の上方に配置されている、１層以上のタイル（２０３）が含まれる。一部の例では、整合補助部のタイルの走査方向への間隔は、整合補助部の走査に使用される光（例えば、レーザ光）の波長より短い。他の例では、整合補助部のタイルの走査方向への幅が、整合補助部の走査に使用される光の波長より短い。
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