【課題】プローブ検査においても、理想の電源環境を提供する。
【解決手段】試験装置は、ウエハ上に形成されたＤＵＴ１を試験する。電源補償回路２０は、制御信号Ｓ_ＣＮＴ１、Ｓ_ＣＮＴ２に応じて制御されるソーススイッチＳＷ１、シンクスイッチＳＷ２を含み、それぞれがオンした状態において補償パルス電流Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫを生成し、補償パルス電流Ｉ_ＳＲＣをメイン電源とは別経路からＤＵＴ１の電源端子Ｐ１に注入し、またはメイン電源からＤＵＴ１へ流れる電源電流から、補償パルス電流Ｉ_ＳＩＮＫをＤＵＴ１とは別経路に引きこむ。電源補償回路２０のうち、ソーススイッチＳＷ１、シンクスイッチＳＷ２を含む一部は、ウエハＷ上に形成される。ウエハには、ウエハ上に形成される電源補償回路２０の一部に信号を印加するためのパッドＰ５〜Ｐ７が設けられる。 （もっと読む）

【課題】保護ダイオードの有無に拘らず、素子特性を精度良く測定することの可能なテストエレメントグループおよびそれを備えた半導体装置を提供する。
【解決手段】テストエレメントグループ１０において、電界効果型トランジスタからなるｎ個の素子ＤＵＴ１〜ＤＵＴｎが規則的に配置されている。ドレイン線ＤＬおよびソース線ＳＬがそれぞれ、全ての素子ＤＵＴ１〜ＤＵＴｎに対して共通化されており、その一方で、ウェル線ＷＬが素子ＤＵＴ１〜ＤＵＴｎごとに１つずつ設けられている。選択対象の素子（選択素子ＤＵＴｘ）の素子特性を測定する際には、基板バイアス効果を利用して、非選択対象の素子（非選択素子ＤＵＴｙ）に流れるオフリーク電流を小さくする。 （もっと読む）

【課題】テストコストを増大させることなく、オープン不良を検出することができる半導体装置、これを試験するための半導体テスタおよびこの半導体テスタを用いた半導体テストシステムを実現する。
【解決手段】内部回路の出力ピンと電気的に接続された複数のパッドを有する半導体装置において、一端が共通電位に接続され、他端がパッドに接続された第１のスイッチ回路と、内部回路の出力ピンとパッドの間に設けられ、第１のスイッチ回路が接続されたパッドと試験時に半導体テスタのテスタピンが接続されるパッドとを電気的に接続するマルチプレクサとを備える。 （もっと読む）

【課題】外部ループバックテストが容易な半導体装置を提供する。
【解決手段】主面に形成された格子状のダイシングライン１４、１５と、ダイシングライン１４、１５で囲まれた矩形状格子に形成され、信号出力パッド２４有する送信回路２２と、信号入力パッド２５を有する受信回路２３と、送信回路２２および受信回路２３に入出力されるデータを処理する内部回路２１とを有する複数の集積回路１２と、ダイシングライン１４、１５上に形成され、信号出力パッド２４と信号入力パッド２５間を電気的に接続する信号配線２６とを具備する。 （もっと読む）

【課題】 半導体基板上に形成された半導体集積回路の、特にプローブ検査時間を短縮することができる検査工程を提供する。
【解決手段】 検査対象となる半導体基板には、半導体集積回路本体を含む回路領域２ａと、それに隣接するスクライブエリアにＴＥＧ３ａが形成され、回路領域２ａには第１パッド電極５ａ、５ｂの列が、またＴＥＧ３ａには第２パッド電極６の列が設けられる。ここでＴＥＧ３ａに隣接している方の第１パッド電極５ａが第２のパッド電極６に対向しないように配置される。このような状態の第１パッド電極５ａ、５ｂおよび第２パッド電極６にプローブ針８ａ、８ｂ、９を接触させて半導体集積回路の検査とＴＥＧの測定とを同時に行う。 （もっと読む）

【課題】ＴＥＧパターンより上の層を除去しなくてもＴＥＧパターンを用いた検査を行うことができるようにする。
【解決手段】複数の配線層２００，３００，４００は第１ＴＥＧパターン３０の上に形成されている。複数の配線層２００，３００，４００には、それぞれ配線２４２，３４２，４４２及び複数のダミーパターン２２４，３２４，４２４が形成されている。電極パッド４４４は、最上層の配線層４００に形成されている。そして平面視において、第１ＴＥＧパターン３０は、いずれの配線２４２，３４２，４４２及びダミーパターン２２４，３２４，４２４にも重なっていない。 （もっと読む）

【課題】工程を追加せずに、アライメントマークの形成領域におけるゲート電極膜の残渣を低減する。
【解決手段】半導体装置の製造方法は、アライメントマーク１０を有する第１領域Ｒ１と、抵抗体４０が形成される第２領域Ｒ２と、ゲート電極１５が形成される第３領域Ｒ３と、を主面１ａに有する基板の主面１ａ上に、金属材料を含有するゲート電極膜１１を形成する工程を有する。更に、第１及び第２領域Ｒ１、Ｒ２のゲート電極膜１１を等方性エッチングにより除去する工程を有する。更に、ゲート電極膜１１を除去した第２領域Ｒ２と、第３領域Ｒ３と、に導電膜（ポリシリコン膜１３）を成膜する工程を有する。更に、導電膜を成膜する工程の後に、基板の主面１ａ上にフォトレジスト膜を形成し、アライメントマーク１０をアライメントに用いて所定のパターンをフォトレジスト膜に転写する工程を有する。 （もっと読む）

【課題】ダイシング処理に起因する、チップ用パッド同士のショートを抑制することが可能な半導体装置を提供する。
【解決手段】半導体基板と複数の第１のパッドと、複数の第２のパッドとを備える半導体装置であり、第１のパッドは素子形成領域ＩＭＣ内に、第２のパッドは素子形成領域ＩＭＣを取り囲むダイシングライン領域ＤＬＲ内に形成される。ダイシングライン領域ＤＬＲには、第２のパッド同士が電気的短絡を生じさせやすい第１の領域ＳＬＲと、第２のパッド同士が電気的短絡を生じさせにくい第２の領域ＳＵＲとを有している。第１の領域ＳＬＲに対向する位置に配置された一部の第１のパッドは、第２の領域ＳＵＲに対向する位置に配置された残りの第１のパッドよりも、素子形成領域ＩＭＣの外縁の１辺ＢＤＬから離れて配置されている。 （もっと読む）

【課題】 リーク電流モニタ、リーク電流モニタ方法、及び、半導体装置の製造方法に関し、複数種類のデバイス特性をできるかぎり同じ構造のモニタで評価する。
【解決手段】 形状或いはしきい値電圧の少なくとも一方が異なる複数種類のトランジスタを異なった領域に同じ間隔で配置するとともに、前記複数種類のトランジスタの内、設計データにおける設置頻度の比を反映した数のトランジスタのゲート電極同士、ソース電極同士、及び、ドレイン電極同士を電気的に共通に接続する。 （もっと読む）

【課題】半導体チップを切り出す際に生じるばりによる半導体装置の歩留まりの低下及び信頼性の低下を防止し且つ半導体チップの取り数を向上させることができるようにする。
【解決手段】上面に複数のボンディングパッド１４と複数の検査用パッドのパッド断片１９とが形成された平面方形状の半導体チップにおいて、複数のパッド断片１９は半導体チップの４辺のうちの対向する２辺に沿って形成されている。複数のボンディングパッド１４は異なる２辺に沿って形成されている。 （もっと読む）

【課題】半導体チップ領域内へのクラック伝播を抑制でき新規な構造を持つ金属リングを有する半導体ウエハを提供する。
【解決手段】半導体ウエハは、半導体素子が形成された第１半導体チップ領域と、半導体素子が形成された第２半導体チップ領域と、第１半導体チップ領域と第２半導体チップ領域との間に挟まれたスクライブ領域とを有し、第１半導体チップ領域は、第１半導体チップ領域に形成された半導体素子を囲む金属リングを含み、金属リングは、下側金属層と下側金属層上に重なる上側金属層とを含む複数の金属層で形成され、上側金属層の第１半導体チップ領域外側の側面が、下側金属層の外側の側面と揃っているか、または、下側金属層の外側の側面に対して第１半導体チップ領域内側に位置しているように、下側金属層上に上側金属層が重なっている。 （もっと読む）

【課題】層間絶縁膜が剥離しにくい半導体装置及びその製造方法を提供する。
【解決手段】半導体装置の製造方法において、複数のデバイス領域がスクライブライン領域によって区画された半導体ウェーハ上に、層間絶縁膜内に配線及びビアが設けられた多層配線膜を形成する工程と、前記スクライブライン領域内に設定されたダイシング領域の一部に配置された前記多層配線膜及び前記半導体ウェーハを除去することにより、前記多層配線膜及び前記半導体ウェーハを前記デバイス領域毎に切り分ける工程と、を設ける。そして、前記多層配線膜を形成する工程において、前記スクライブライン領域における前記ダイシング領域を除く領域には、前記配線及び前記ビアを上下方向に連結させたダミーパターンを形成し、前記ダイシング領域における前記層間絶縁膜の少なくとも上部には、前記配線及び前記ビアを上下方向に連結させたダミーパターンを形成しない。 （もっと読む）

【課題】製造時に発生する不具合を減少しつつ、回路面積を縮小可能なチップレイアウトを設計する。
【解決手段】本発明による半導体装置は、電流源接続用の第１パッド１と、一端が、第１パッド１に接続され、他端が、基板２０と同じ導電型の拡散層２１を介して基板２０に接続されたヴィアチェーンと、電圧測定用の第２パッド２及び第３パッド３とを具備する。ヴィアチェーンは、第１パッド１及び第２パッド２が接続される第１配線４と、一端が第１配線４に接続され、他端が第３パッド３に接続された、抵抗測定対象となるヴィア又はコンタクト６とを備える。 （もっと読む）

【課題】テストパッドの数を減らすことができ、かつウェハ状態で各トランジスタを個別にテストすることができる半導体ウェハを得る。
【解決手段】半導体ウェハ１内に複数の半導体装置２が行列状に配置されている。複数の半導体装置２を分離するためのダイシングライン３が設けられている。各半導体装置２は、複数のトランジスタ４を含む。複数のトランジスタ４のコレクタ（第１端子）に、それぞれ個別に複数のテストパッド５（第１テストパッド）が接続されている。複数のトランジスタ４のエミッタ（第２端子）に接地電極１１が共通に接続されている。複数のトランジスタ４のベース（制御端子）に、ダイシングライン３内を通る配線６を介して、共通にテストパッド７（第２テストパッド）が接続されている。 （もっと読む）

【課題】 ウエハ上に形成された半導体チップを試験するときに、プローブの移動回数を最小限にし、試験時間を短縮する。
【解決手段】 半導体装置は複数の半導体チップを有し、各半導体チップは、試験信号に応じて試験される回路ブロックと、回路ブロックから出力される試験結果を、隣接する半導体チップの少なくともいずれかと試験結果出力端子とに出力するとともに、隣接する半導体チップから転送される試験結果を隣接する別の半導体チップと試験結果出力端子とに出力する転送回路とを有する。これにより、半導体チップの試験結果を隣接する半導体チップに順次に転送できるため、全ての半導体チップの試験結果を１つの半導体チップの試験結果出力端子から出力できる。 （もっと読む）

【課題】半導体装置の検査において、電極パッドの配列、スクライブ領域の幅に影響されることなくプローブカードを共有化し、プローブカードの製作費用を低減する。
【解決手段】基板２０はチップ領域１００、スクライブ領域２００および電極パッド３００を備えている。チップ領域１００は基板２０上の第１の方向に沿って、スクライブ領域２００により互いに分離されるように並んでいる。電極パッド３００は第１の方向に沿って周期性をもって配列している。接続用電極パッド３２０はチップ領域１００に形成され、ダミー電極パッド３４０は少なくともスクライブ領域２００に形成されている。電極パッド３００の間隔はスクライブ領域２００の幅よりも狭い。電極パッド３００の配列と平行な方向における、チップ領域１００とスクライブ領域２００を合わせた幅は、電極パッド３００間隔の整数倍である。 （もっと読む）

【課題】ダイシング時に、アクセサリパターンが剥離することを抑制する。幅の狭いスクライブラインを使用して、１枚の半導体基板から得る半導体チップの個数を増加させる。
【解決手段】半導体装置は、半導体チップと、半導体チップの周囲に接するように設けられ層間絶縁膜とアクセサリとを有するスクライブラインとを有する。アクセサリは、層間絶縁膜上に設けられた層状の第１の部分と、第１の部分から層間絶縁膜の厚み方向の下方に向かって伸長する第２の部分と、を有する。 （もっと読む）

【課題】 ダイシングに伴う膜剥れの防止および異常放電防止に好適な半導体装置を提供する。
【解決手段】 半導体装置はスクライブ領域００３とＩＣ領域００４からなり、スクライブ領域００３の層間絶縁膜００２には少なくとも一つの分離溝００７が設けられ、分離溝００７の両側の側壁にはプラグ金属膜からなるサイドウォール０１１が形成され、少なくともサイドウォールを覆うパッシベーション膜を設ける構成とした半導体装置とする。 （もっと読む）

【課題】使用した配線用マスクを簡単かつ確実に判別でき、確認工数を削減する。
【解決手段】所定の配線パターンと共に両端に端子を備えた抵抗素子の複数４１、４２、４３、を含む抵抗素子領域を形成するための所定配線用マスクを用いたリソグラフィステップと、半導体ウエハ特有の配線パターンと共に特有の配線パターンに応じて抵抗素子の端子間にて直列およびまたは並列接続された接続配線を含む識別領域５０を形成するための識別配線５１用マスクを用いたリソグラフィステップと、接続配線に接続され露出したパッド１９を形成するためのパッド配線用マスクを用いたリソグラフィステップと、を含む。第１配線層および第２配線層の抵抗素子領域および識別領域の組がＴＥＧチップまたはスクライブラインに形成されている。露出したパッドを介して抵抗素子の直列およびまたは並列接続された接続配線の抵抗値を測定するステップを更に含む。 （もっと読む）

【課題】ＯＢＩＲＣＨ法を行う際に、特性チェック素子の特性を容易に測定することができる、半導体装置、及び半導体装置の製造方法を提供する。
【解決手段】レーザ光が照射されることにより特性が検査される、特性チェック素子と、前記特性チェック素子よりも上層に位置し、ダミーメタルが配置された、上部配線層とを具備する。前記上部配線層は、前記特性チェック素子に重なる第１領域と、前記特性チェック素子に重ならない第２領域とを備える。前記第１領域における前記ダミーメタルの密度は、前記第２領域における前記ダミーメタルの密度よりも、小さい。 （もっと読む）