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Fターム[5F038CA13]の内容

半導体集積回路 (75,215) | レイアウト (7,547) | スクライブ領域の利用(ダイシングライン) (187)

Fターム[5F038CA13]に分類される特許

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【課題】セキュリティ機能を有するLSIの試験用回路。LSIの試験を行った後、スクライブ領域に形成されたパッドを切断し、以後内蔵するメモリの情報を読み出せなくする。
【解決手段】ウエハの切断領域にスクライブPADとスクライブROMを形成し、チップへの電源投入により電源オンリセット回路4からリセット信号をモードレジスタに送り、初期レジスト値を“00”に設定した後、モード切替端子からモード切替信号を入力し、スクライブROMを起動して試験モードの設定処理を行う。この際、スクライブPADからマンチェスタ符号化信号を供給し、クロック分周回路から供給される分周クロックによってデコードし、モードレジスタの試験モードのレジスタの値の設定を行い、外部リセットのアサート、ネゲートを実施することにより、モードレジスタに設定した試験モードになり、スクライブPADからのチップ内部の試験を実施することが可能になる。 (もっと読む)


【課題】半導体ウェハに形成された欠陥検査用配線に生じる欠陥を容易に検出する。
【解決手段】半導体ウェハ10に欠陥検査用配線20を形成する際、欠陥検査用配線20の幅を厚さより小さく形成する。これにより、欠陥検査用配線20の厚さを確保しつつ、欠陥検査用配線の断面(配線の長手方向に垂直な断面)の断面積を小さくし、欠陥検査用配線20に熱ストレスや上層膜からの応力の影響を受けやすくさせる。すなわち、ウェハ工程においてパターニング等によるストレスによって欠陥検査用配線20内に欠陥が発生すると、その欠陥が抵抗となって、欠陥検査用配線20の抵抗値が増大するため、欠陥検査用配線20内の欠陥を容易に、かつ、高感度に検出することができる。 (もっと読む)


【課題】耐静電性を向上させ、金属配線や層間絶縁膜の静電破壊を防止することを目的とする。
【解決手段】半導体基板11の少なくとも1つのコーナー部16に、バッファーコート膜14と電気的に接続された導電性領域15−1を設けることにより、パッケージ封止樹脂やバッファーコート膜14表面に蓄積した電荷が導電性パスにより導電性領域15−1へ流れ込み、パッケージ封止樹脂やバッファーコート膜14表面に蓄積された電荷密度が低下し、放電を抑制することが出来る。結果的に、放電が抑制されることで、高電圧が外部入出力端子に印加されず、IC回路はもちろんの事、IC回路につながる回路用金属配線の溶断や層間絶縁膜18の破壊を防止することが可能となる。 (もっと読む)


【課題】1枚のウエハーに対して製造できる半導体チップの数を増加させて、半導体チップの製造コスト削減を図ることができる電子デバイスを提供する。
【解決手段】半導体からなるウエハー上に、半導体チップと電気的に接続されるパッド10a、10bと、ダイシング時に半導体チップを保護するシールリング11a、11bと、スクライブライン12の回路特性評価部20が設けられている。シールリング11a、11bは、その一部の幅を細くして、スクライブライン12側にスペースができるように設計されている。回路特性評価部20内の配線部23a、23bは、シールリング11a、11bを細くすることで空いた領域を利用して配線を行う。 (もっと読む)


【課題】スクライブラインにプロセスモニタ用電極パッドを備えた半導体ウエハにおいて、半導体チップサイズ及びスクライブライン幅を大きくすることなく、メタルバリの発生を低減する。
【解決手段】複数の半導体チップ3がスクライブライン5によって互いに分離されてマトリクス状に配置されている。半導体チップ3は3層メタル配線構造を備えている。スクライブライン5にプロセスモニタ用半導体素子7とプロセスモニタ用電極パッド11を備えている。プロセスモニタ用電極パッド11は、スクライブライン5の切断領域13を含んで切断領域13よりも広い幅をもってスクライブライン5に配置されており、かつ、3層メタル配線構造のうち最下層のメタル配線層21−1を除く2層のメタル配線層21−2,21−3によって形成されている。 (もっと読む)


【課題】半導体ウェハの前処理工程で集積回路に悪影響を与えるような量の静電気の発生があったか否かを判別することが可能なガードリング、およびこのガードリングを備えた前処理済み半導体ウェハを得ること。
【解決手段】半導体ウェハ1に形成される集積回路20の周囲に設けられて該集積回路を機械的、電気的に保護するガードリング40を構成するにあたって、半導体ウェハ1から電気的に分離された浮遊配線25,30,35を層間絶縁膜9,13毎に該層間絶縁膜上に配置し、かつ、半導体ウェハに電気的に接続された電位固定放電端子28,33,38を浮遊配線毎に該浮遊配線に近接配置する。 (もっと読む)


【課題】従来の技術では、回路パターンに対するTEGの面積が大きく、この大きなTEGの面積が半導体装置を微細化する上で妨げとなっていた。
【解決手段】本発明による半導体装置は、半導体基板上に設けられた回路パターン(4)と、前記回路パターンの周囲に配置されたコンタクトホール対(1)と、前記コンタクトホール対が設けられた絶縁膜の上層に前記コンタクトホール対と接続するように設けられた基準配線パターン(2)とを具備している。ここで、前記基準配線パターンは、第1方向に延びる第1部分(2a)と、前記第1部分に接続し、前記第1方向と異なる第2方向に延びる第2部分(2b)とを備えている。一対のコンタクトホール及び一つの基準配線パターンを備える単一のTEGによりマスクの異なる2方向の位置ずれが適切に検出されるため、TEGの面積が縮小され、その結果、半導体装置が微細化される。 (もっと読む)


【課題】分割不可パターンの配置可能領域の不足を解消できるパターン配置方法を提供する。
【解決手段】所定幅の素子領域を有するように設計したパターンを所定幅のスクライブライン領域を空けた所定の配置ピッチで配置する第1工程と、マスク上のスクライブライン領域に分割不可パターンを配置する第2工程とを備え、第1工程は、デバイスチップの配置ピッチを1つのサブフィールドの一辺の正の整数倍の値に設定すると共に、スクライブライン領域を有するサブフィールドと隣接し素子領域の縁に相当するサブフィールドに所定幅の空白領域をスクライブライン領域と平行に、かつ、空白領域とスクライブライン領域との境界がサブフィールドどうしの境界と一致するように配置する工程を含み、第2工程は、スクライブライン領域を含むサブフィールド内に分割不可パターンを配置する工程を含む。 (もっと読む)


【課題】ダイシング時の損傷がチップ領域に達する危険性を低下させ、半導体装置の信頼性の低下を防ぐ。
【解決手段】基板101上に層間絶縁膜105〜109の積層構造が形成されている。チップ領域102の周縁部における層間絶縁膜105〜109の積層構造に、該積層構造を貫通し且つチップ領域102を連続的に取り囲むシールリング104が形成されている。層間絶縁膜105〜109の積層構造上のパッシベーション膜109はシールリング104上に開口部を有すると共に該開口部にはシールリング104と接続するキャップ層125が形成されている。シールリング104は、例えば層間絶縁膜107において互いに隣り合うライン状構造のシールビア123a及び123bを含み、シールビア123a及び123bのそれぞれはシールリング104を構成している同一のシール配線122に接続されている。 (もっと読む)


【課題】WL−CSPアッシング工程にて、再配線パターンに溜まった電荷によって、再配線パターンと半導体基板間における絶縁破壊,内部素子、あるいは絶縁膜の破壊などの発生を防止し得る構成とする。
【解決手段】WL−CSPの再配線により形成された接続配線121,122の一方を端子パッド1,6に接続し、他方をスクライブレーン領域30に引き出した後、配線層55を介してシリコン基板56に接続されているコンタクトポスト123に接続する。これにより端子パッド1,6は、NC端子や静電耐圧の低い入力端子であっても、アッシング工程における電荷がシリコン基板56に流れてチャージされないため、電気ストレスを受けない。スクライブレーン領域30による個片分割後は、接続配線121,122がシリコン基板56と切り離されるため、端子パッド1,6は本来設定された接続端子としての機能を損なわない。 (もっと読む)


【課題】複数のDUTのレイアウトを実現する。
【解決手段】ウェハ・テスト用の半導体ウェハ上に形成されるDUT(被試験デバイス)用のレイアウトは、第1のアレイのDUT(102)と、その第1のアレイに隣接して形成された第1のパッド・セット(104)とを含んでいる。その第1のパッド・セットは、ゲート・フォース・パッド(108)、ソース・パッド(110)およびドレイン・パッド(112)を含んでいる。第1のアレイにおけるそれらDUTの各々は、その第1のパッド・セットのゲート・パッドに接続されている。第1のアレイにおけるそれらDUTの各々は、その第1のパッド・セットのソース・パッドに接続されている。第1のアレイにおけるそれらDUTの各々は、その第1のパッド・セットのドレイン・パッドに接続されている。 (もっと読む)


【課題】チップ領域に素子形成用パターンを形成するとき、スクライブ領域に整列キーのキャッピング層を形成する半導体装置の製造方法を提供する。
【解決手段】半導体基板200のチップ領域201にアクティブ領域を限定する素子分離膜241を形成し、スクライブ領域205に半導体基板200の表面に対して段差を有する整列キー245を形成するステップと、半導体基板200上に少なくとも一つの素子形成層を形成するステップと、素子形成層を変形させて、チップ領域201の半導体基板200上に素子形成用パターン251を形成し、スクライブ領域205の半導体基板200上に整列キー245をキャッピングするキャッピング層255を形成するステップと、を含む。 (もっと読む)


【課題】ボルテージコントラスト検査を行う場合における検査パターンを有効に利用してコンタクトチェーンの不良を検出する。
【解決手段】基板検査方法は、基板の第1層に配置された複数の第1導電素子と、基板の第2層に配置された複数の第2導電素子と、第1導電素子と第2導電素子とを第1層と第2層との間で接続するコンタクトホールとの組み合わせによる導電路を検査領域の周辺部から中央部に至る経路に形成し、検査領域に電子線を照射することによって検査領域から放出される電子を検出する。 (もっと読む)


【課題】デバイスチップ領域及びスクライブラインの幅を広げることなく、アライメントマークを配置する。
【解決手段】半導体ウェハに、デバイスチップ領域2を2つ以上含む複合チップ領域4がX軸方向及びY軸方向に複数配置されている。デバイスチップ領域2を分離するための複数のスクライブライン6がX軸及びY軸に平行に形成されている。複合チップ領域4に、半導体ウェハの位置合わせを行なうためのアライメントセル8が、複合チップ領域4内において隣り合うデバイスチップ領域2の間のスクライブライン6に複合チップ領域4内のデバイスチップ領域数よりも少ない個数で形成されている。 (もっと読む)


【課題】 テスト内容や、本体回路のロムコード、電気的特性等がわかってしまうことのないテスト回路の構成方法を提示する。本体回路の秘密保持が可能となり、信頼性も高まる。
【解決手段】 本体回路が構成された本体チップとは別に、テスト信号の入力およびテスト結果の出力を行う一つのテスト端子と、前記本体回路をリセットするとともにそのときに入力されたテスト信号の論理レベルに応答してテスト回路制御ユニットを初期化して周辺ユニットをテスト状態にセットするテスト状態セット手段とを有し、前記テスト端子を介して入力されたテストコマンドによりテストを行い、それにより得られたテスト結果のデータを前記テスト端子から出力する入出力手段とを備えた、テスト回路をテストチップとして1チップに集積する。本体チップと、テストチップとは近接した別のチップに配置しており、これらのチップ間は、スクライブ上で、アルミ等の金属配線でつながれている。 (もっと読む)


【課題】デュアルダマシン工程を用いて集積回路に構造物を形成する方法を提供する。
【解決手段】MIMキャパシタの誘電膜を形成する方法であって、MIMキャパシタの誘電膜33a上にパッシベーション膜41aを形成する段階と、MIMキャパシタの誘電膜33aが上部フォトレジストパターンと直接接触しないように分離させる段階と、を含む。 (もっと読む)


【課題】 ウェハに形成されたICチップの検査品質を落とすことなくチップサイズの縮小を実現できる。
【解決手段】 一つのチップ内において、安定したプロービング検査が可能なサイズのPAD(L1),PAD(U1)と、小サイズのPAD(R1),PAD(D1)の2種類のパッドサイズを用いて構成する。次に隣接チップの安定したプロービング検査が可能なサイズのPAD(L2),PAD(U3)と小サイズのPAD(R1),PAD(D1)間とをスクライブレーンを介して接続する。次に検査のためにプロービングを実施するには、検査対象ICチップ1のPAD(L1),PAD(U1)及び、PAD(R1),PAD(D1)からスクライブレーンを介して接続された隣接チップ2,3のPAD(L2),PAD(U3)に対してプロービングを実施することで検査を行うことで、検査品質を低下させることなくチップサイズの縮小化を実現できる。 (もっと読む)


【課題】通常のウエハ製造工程のみで、追加マスク、追加工程なしに、チップサイズが増大することなく、またレーザービームによるダメージ無しに、製造工程中におけるチップの個別管理情報を直接全てのチップに付与でき、トレーサビリティを確保することが可能な半導体装置を提供する。
【解決手段】矩形の基板上に、集積回路が形成された半導体集積回路部17と、前記半導体集積回路部の周囲に位置する、ダイシングの切り残し領域であるスクライブ部18とを備えた半導体装置において、前記スクライブ部に、複数のレイヤがパターン形成され、各レイヤのパターンの組み合わせにより、製造工程における個別管理情報を表示する情報表示部19を有する。 (もっと読む)


【課題】半導体チップを切り出す際に生じるばりによる半導体装置の歩留まりの低下及び信頼性の低下を防止し且つ半導体チップの取り数を向上させることができるようにする。
【解決手段】半導体装置は、それぞれが半導体ウェハ11の上に形成され、ワイヤがボンディングされる複数のボンディングパッド14を有する複数の半導体デバイス15を備えている。各半導体デバイス15の間には、各半導体デバイス15を半導体ウェハ11から切り出す分割溝を形成する領域である分割溝形成領域12が格子状に設けられている。
半導体ウェハ11の上における各半導体デバイス15同士の間の領域であり且つ前記ワイヤの下側となる領域を除く領域には、半導体ウェハ11のテスト用の電極である複数の検査用パッド18が形成されている。 (もっと読む)


【課題】 LSIチップ内にPMCを配置した場合でも自動配置/配線ツールを用いて自動配線を行うことができるようにすること。
【解決手段】 I/Oセル11とパッド12とを備えたLSIチップ1であって、LSI回路13と、メタル配線3の容量測定を行うためのプロセスモニタとを備え、プロセスモニタのPMC2a、2bの配置とメタル配線3とを、セルの配置とメタル配線を自動的に行う配置/配線ツールを用いて行うようにした。 (もっと読む)


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