【課題】 チップサイズの増大を抑制しつつ、半導体チップの特性検査によるボンディング用パッドの損傷を防止する。
【解決手段】 半導体ウェハＷには、能動領域が形成されたチップ領域１が配置され、チップ領域１はスクライブライン２を介して互いに隔てられ、チップ領域１の周辺部には、スクライブライン２上に延伸されるようにして電極パッド３が配置されている。 （もっと読む）

【課題】ダイシング前に半導体装置内に書き込まれた情報が、ダイシング後に読み出されたり、改ざんされるのを防ぐこと。
【解決手段】 半導体ウエハ２０上に、記憶領域を内蔵するチップ領域２１、半導体ウエハを切断するためのスクライブ領域２４、記憶領域にデータを書き込むために外部から電気信号が供給されるパッド２２、およびパッド２２と記憶領域とを電気的に接続する引き出し配線２３を形成する。その際、パッド２２をスクライブ領域２４内に形成する。そして、パッド２２を介して記憶領域にデータを書き込んだ後、スクライブ領域２４に沿って半導体ウエハを切断して半導体チップを得る。その切断の際にパッド２２が一緒に切り落とされるか、または引き出し配線２３がパッド２２から切り離される。 （もっと読む）

【課題】 ＬＳＩチップとスクライブＴＥＧにある電極端子によるＬＳＩチップ面積の増大と高コスト化を抑制し、ＬＳＩチップ面積の縮小と低コスト化を実現する。
【解決手段】 半導体素子からなる内部回路および内部回路の検査に用いる検査回路が集積して形成されたＬＳＩチップ１と、ＬＳＩチップ周辺のスクライブ領域上に形成され、評価素子と電極端子６が形成されたスクライブＴＥＧ５とを備え、スクライブＴＥＧ５内の電極端子６のうちの少なくとも一つは、スクライブＴＥＧ５内の評価素子およびＬＳＩチップ１内の検査回路と電気的に接続されている。これにより、スクライブＴＥＧ内の電極端子でＬＳＩチップ内の検査回路を評価でき、ＬＳＩチップ内の電極端子を削減できる。 （もっと読む）

【課題】 スクライブライン幅を増加することなく、半導体装置を容易に短時間で評価することができるように改良された大規模集積回路のウェハを提供する。
【解決手段】 第１のスクライブライン１２ａが延びる方向に、複数個の半導体装置１が並んで半導体装置の列を形成している。半導体装置の列は、第１のスクライブライン１２ａと直交する第２のスクライブライン１２ｂが延びる方向に複数並んで設けられる。第２のスクライブライン１２ｂ内に、各半導体装置１と対になるように、中継回路９が設けられる。中継回路９と半導体装置１は、ポリシリコン配線１３で接続される。中継回路９にその一方端が接続された第２層配線６が、第２スクライブライン１２ｂ内に延びている。テストチップ３内に形成されたパッド電極４ａにその一方端が接続された第３層配線５ｃが、第１のスクライブライン１２ａ内に延びている。第２層配線６と第３層配線５ａは、ビアホール１０を介して電気的に接続されている。 （もっと読む）

【課題】 スクライブＴＥＧの電極端子によるＬＳＩチップのウエハ上での取れ数削減を抑制して、低コスト化を実現する。
【解決手段】 半導体素子からなる内部回路が集積して形成されたＬＳＩチップ１と、ＬＳＩチップ周辺のスクライブ領域４上に形成され、評価素子５と電極端子６が形成されたスクライブＴＥＧとを備え、スクライブＴＥＧの評価素子５の少なくとも一つとスクライブＴＥＧの電極端子６とが、それぞれスクライブ領域４内の異なる領域に分離して形成され、互いに電気的に接続されている。これにより、スクライブＴＥＧの電極端子と評価素子の接続の制約が緩和され、結果的にスクライブ領域面積の縮小ができ、ＬＳＩチップの低コスト化を実現できる。 （もっと読む）

【課題】 半導体素子のパターン寸法を検証する際の検証精度を高め、且つ、その歩留ま りを損なうことなく検証するためのＴＥＧを形成する。
【解決手段】 半導体ウエハの製造にあたり、２つの素子形成領域１２と、素子形成領域１２を相互に区画するスクライブ線領域１３とが１つのレチクルショット１１で形成される。各レチクルショット１１の４隅のスクライブ線領域１３上、及び、中央のスクライブ線領域１３上に、スクライブ線領域１３の幅の１／２以下の寸法を有するＴＥＧ１４を形成する。各ＴＥＧ１４には、素子形成領域１２内の半導体素子のパターンと同じ形状で、且つ、相互に同一形状のパターンが形成される。各スクライブ線領域１３上で隣接する２つのＴＥＧ１４は、スクライブ線領域１３の長手方向に離間して配置される。 （もっと読む）

【課題】個々に分割された半導体チップにテスト用の金属パターンが残存しても、デバイスの構成を検出することができない半導体ウエーハを提供する。
【解決手段】半導体基板３の表面に格子状に形成されたストリート４によって複数の領域が区画され、この区画された領域に複数のデバイス５が形成され、ストリート４にテスト用の金属パターン６が配設されている半導体ウエーハ２であって、テスト用の金属パターン６はストリート４の中心より一方側に配設されているとともに、ストリート４の中心を跨いで配設された導線７によってストリート４の他方側に形成されたデバイス５に接続されている。 （もっと読む）

【課題】 ウェハからの半導体素子の取り数を減少させず、ウェハ段階で複数チップのリークテストを一括して行って良品率を簡単に予測してウェハ検査を簡略化する。
【解決手段】 スクライブライン３上に制御信号用配線３１ａ、電源用配線３１ｂおよび接地用配線３１ｃを配置して、これらをそれぞれブロック内の複数の半導体素子２の各端子２１ａ〜２１ｃにそれぞれ接続させ、ブロック内に設けられたＴＥＧ４内の各測定用端子４１ａ〜４１ｃにそれぞれ接続して、ブロック毎に一括してリーク電流を測定する。リーク電流が設定値未満の場合には、ブロック内の半導体素子の良品率が高いと判断して、ウェハ状態で個々の半導体素子の個別テストを省略する。リーク電流が所定値以上の場合には、ブロック内の半導体素子の良品率が低いと判断して、半導体素子２の各端子２１ａ〜２１ｃから、ウェハ状態で個々の半導体素子の個別テストを行う。 （もっと読む）

【課題】 チップサイズを増大させることなく、狭隘なダイシングライン上に複数のテスト領域を配置した半導体装置の製造方法および半導体ウェーハを提供する。
【解決手段】 主面に形成された格子状のダイシングライン１１、１２と、ダイシングライン１１、１２で囲まれた矩形状格子に形成された複数の集積回路１３と、一方向のダイシングライン１１上に互いに離間して形成され、複数のテスト素子Ｍ１、Ｍ２とテスト用パッド３１〜３４と配線３７〜３９のみからなる複数のテスト領域２１、２２を有する複数のテスト領域群と、を具備し、各群のテスト領域２１、２２においては、互いに異なるテスト素子Ｍ１、Ｍ２が配線３７〜３９によってテスト用パッド３１〜３４に接続されている。 （もっと読む）

【課題】配線に対する接続孔の位置ずれ量及び位置ずれ方向を精度よく測定することができる半導体装置の製造方法を提供する。
【解決手段】本半導体装置の製造方法では、第１の絶縁膜上に、複数の第１のＴＥＧ用配線１０ｄを形成する。第１の絶縁膜上及び複数の第１のＴＥＧ用配線１０ｄ上に、第２の絶縁膜１１を形成する。第２の絶縁膜１１に、複数の第１のＴＥＧ用配線１０ｄの端部それぞれ上又はその近傍に位置し、前記複数の端部に対する相対位置が同一方向にずれている複数のＴＥＧ用接続孔１１ｂを形成する。第２の絶縁膜１１上に、複数のＴＥＧ用接続孔１１ｂそれぞれに接続する複数の第２のＴＥＧ用配線１３ｂを形成する。いずれの第１のＴＥＧ用配線１０ｄと第２のＴＥＧ用配線１３ｂが相互に導通しているか検査することにより、第１のＴＥＧ用配線１０ｄとＴＥＧ用接続孔１１ｂの位置ずれが検査される。 （もっと読む）

本発明は、論理回路(42)、及び外部信号を受信し、この受信した外部信号を論理回路(42)に伝送する受信手段(34)を具えた集積回路(30,34,70)に関するものであり、そしてこうした集積回路に結合された装置(72)、及びこうした集積回路を製造し動作させる方法、及び制御データを装置に伝送する方法に関するものである。こうした集積回路(30,54,70)に、従来のトランスポンダに比べて拡張された機能を提供するために、論理回路(42)、少なくとも２つの外部接点(44a,44b,76a,76b)、この論理回路(42)をこれらの外部接点(44a,44b,76a,76b)に接続するためのスイッチング手段(46)、及び外部信号を受信し、この受信した外部信号を前記論理回路(42)に伝送するための受信手段(34)を具えた集積回路(30,54,70)を提案し、この集積回路(30,54,70)は、前記スイッチング手段(46)によって前記外部接点(44a,44b,76a,76b)間の電気接続をスイッチングする前記外部接点(44a,44b,76a,76b)を通したスイッチング機能を提供する第１動作モードで動作可能であり、前記スイッチング手段(46)は、前記受信した外部信号に応答して前記論理回路(42)によって制御される。さらに、こうした集積回路(30,54,70)に結合された対応する装置(72)、及びこうした集積回路(30,54,70)を製造し動作させる対応する方法、及び制御データを装置(72)に伝送する対応する方法を提案する。
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【課題】同時に試験する半導体チップ数を増加して効率のよい半導体装置の試験を実現し、また、信頼性の高い半導体装置の試験を実現しうる半導体装置及びその試験方法を提供する。
【解決手段】半導体ウェーハ１０に形成され、半導体集積回路を含む半導体チップ領域１２と、半導体チップ領域１２に隣接して設けられたスクライブライン１４と、スクライブライン１４に半導体チップ領域１２の半導体集積回路と電気的に分離して形成され、半導体集積回路を試験する際に入力するテスタ信号を制御する試験用素子１８とを有し、半導体チップ領域１２の半導体集積回路と、試験用素子１８とは、プローブカード１６に設けられた配線を３８_Ｌ、３８_Ｒを介して互いに電気的に接続される。 （もっと読む）

【課題】内部集積回路の試験動作を行うとともに、不純物濃度を電気特性で確認する半導体装置を提供する。
【解決手段】ウェハ１００上には、半導体集積回路が形成されているチップ１０１とスクライブ領域１０２を交互に繰り返し形成する。スクライブ領域１０２上にはマスク合わせや寸法測定を行うためのパターンとともに、試験動作用パッド１０５、不純物測定ＴＥＧ１０４を配置する。不純物測定ＴＥＧ１０４は不純物の濃度、深さを確認出来るモジュールであり、試験動作用パッド１０５とはスイッチ１０６を介して接続する。試験動作用パッド１０５は、半導体装置１０１の内部回路１０７とヒューズ１０８、スイッチ１０９を介して接続している。スイッチ１０６、１０９の切り替えによって、試験動作用パッド１０５から不純物測定ＴＥＧと内部集積回路１０７の電気特性を測定する。スイッチ１０６、１０９は、スイッチ制御回路１１０の信号により切り替えを行う。 （もっと読む）

【課題】 インピーダンス不整合を生じることなしに、動作周波数が高くなったときのワイヤボンド接続部分における高周波特性の劣化が低減された高周波半導体装置を提供する。
【解決手段】 高周波半導体装置は、半導体基板８の上に形成された高周波半導体素子１と、一端が高周波半導体素子１に接続する高周波信号伝送線路７と、高周波信号伝送線路７の延伸方向に対し垂直になるようにして高周波信号伝送線路７の他端に接続する高周波信号入出力用パッド２と、高周波信号入出力用パッド２の長手方向の両側にそれぞれ形成される接地電位用パッド４，５とを有する。高周波信号伝送線路７の幅方向の寸法Ｗ_２と、高周波信号入出力用パッド２の幅方向の寸法Ｗ_１とが実質的に一致し、高周波信号入出力用パッド２の長手方向に沿って複数の金線３，３´が接続していることが好ましい。 （もっと読む）

【課題】ＴＥＧ上のパッド部の浸食を防止し、また、実デバイスのパッド部の半田のぬれ性や半田形成後のシェア強度の向上を図る。
【解決手段】半導体ウエハのチップ領域ＣＡの第３層配線Ｍ３およびスクライブ領域ＳＡの第３層配線Ｍ３を、それぞれ、ＴｉＮ膜Ｍ３ａ、Ａｌ合金膜Ｍ３ｂおよびＴｉＮ膜Ｍ３ｃで構成し、チップ領域ＣＡの再配線４９上の第２パッド部ＰＡＤ２を洗浄し、もしくはその上部に無電界メッキ法でＡｕ膜５３ａを形成する。さらに、Ａｕ膜５３ａ形成後、リテンション検査を行い、その後、さらに、Ａｕ膜５３ｂを形成した後、半田バンプ電極５５を形成する。その結果、ＴｉＮ膜Ｍ３ｃによってＴＥＧであるスクライブ領域ＳＡの第３層配線Ｍ３の第１パッド部ＰＡＤ１のメッキ液等による浸食を防止でき、また、Ａｕ膜５３ａ、５３ｂによって第２パッド部ＰＡＤ２の半田のぬれ性や半田形成後のシェア強度の向上を図ることができる。 （もっと読む）

【課題】 試験を低コスト化できる半導体集積回路、プローブカードおよび半導体集積回路の試験方法を実現する。
【解決手段】 半導体ウエハ１８９上で同時に試験される２個の各半導体集積回路チップである各被測定チップ１０９、１１０を、互いに出力端子用パッド１１１、１１２、１１５、１１６側が隣り合うように対称配置して設ける。一方の被測定チップ１０９の個々の出力端子用パッド１１１、１１２と、隣り合う他方の被測定チップ１１０の個々の出力端子用パッド１１５、１１６との対応するもの同士をそれぞれ短絡するパターン配線１９０を設ける。 （もっと読む）

【課題】 ＴＥＧが形成された半導体ウェハにおいて、半導体チップの取得数が増大可能な配置を実現可能とするとともに、形成されたＴＥＧの効率的な除去を実現可能とする。
【解決手段】 複数の素子形成領域内に配置される半導体素子と、上記それぞれの素子形成領域を画定する分割領域内に配置されるＴＥＧとを有する半導体ウェハにおいて、上記分割領域にその領域幅が部分的に拡大されたＴＥＧ配置部を形成し、当該ＴＥＧ配置部に上記ＴＥＧを配置する。さらに、上記半導体ウェハに保護シートを貼り付けて、プラズマエッチングを施すことで、上記それぞれの素子形成領域を個片に分割して半導体チップを形成し、その後、上記保護テープを剥がすことで、上記分割領域内に残存しかつ上記保護テープに貼り付けられた状態の上記ＴＥＧを当該保護テープとともに除去する。 （もっと読む）

歩留まり良く、スクライブ領域をダイシングできる半導体装置の製造方法を提供する。 半導体装置の製造方法は、（ａ）半導体素子を形成した複数のチップ領域と、前記複数のチップ領域を分離し、切断用ダイシング領域を内包するスクライブ領域とを有し、前記スクライブ領域内のダイシング領域より外側に各チップ領域を囲む様に溝形成領域が画定された半導体ウエハを準備する工程と、（ｂ）前記半導体ウエハの上方に、層間絶縁膜と配線層とを交互に形成した多層配線構造とダミー配線を配置する工程と、（ｃ）前記多層配線構造を覆って、パッシベーション層を含むカバー層を形成する工程と、（ｄ）前記溝形成領域において、前記複数のチップ領域の各々を取り囲む溝を上方から、少なくとも前記パッシベーション層を貫通して形成する工程と、を含む。
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【課題】 多層配線の層間絶縁膜としてｌｏｗ−ｋ材料を用いた半導体チップを樹脂封止した場合において、そのｌｏｗ−ｋ材料からなる層間絶縁膜の剥離を防止する。
【解決手段】 半導体装置は、その主面の厚さ方向にローカル層、中間層、グローバル層が順に形成されている半導体チップ１Ｃと、半導体チップ１Ｃを被覆する封止樹脂８とを備えている。ローカル層は酸化シリコンを主成分とする層間絶縁膜３を有しており、中間層はｌｏｗ−ｋ材料からなる層間絶縁膜５を有しており、グローバル層は酸化シリコンを主成分とする層間絶縁膜６を有している。半導体チップ１Ｃのコーナ部において、層間絶縁膜３、層間絶縁膜５および層間絶縁膜６が除去されて、長溝９が形成されている。 （もっと読む）

【課題】配線形成工程の条件が適切であるか否かを容易かつ安価に判断できるようにする。
【解決手段】モニター用の半導体基板１の上方に、互いに略平行かつ幅が互いに異なる複数の下地配線２ａ，２ｂ，２ｃを形成する工程と、複数の下地配線２ａ，２ｂ，２ｃ上に絶縁膜４を形成する工程と、絶縁膜４上に導電膜を形成する工程と、導電膜をパターニングすることにより、複数の下地配線２ａ，２ｂ，２ｃを跨ぐ評価用配線パターン６を形成する工程と、評価用配線パターン６の抵抗を測定する工程と、抵抗値が基準を満たさない場合には、導電膜の形成条件及び導電膜のパターニング条件の少なくとも一つを変更し、抵抗値が基準を満たす場合には、導電膜の形成条件及び導電膜のパターニング条件それぞれが適切であると判断する工程とを具備する。 （もっと読む）