【課題】電極と誘電体部との密着性を良好なものとすること。
【解決手段】本発明は、上部電極１８と、下部電極１４と、上部電極１８と下部電極１４との間に配置され、窒化シリコン又は酸化アルミニウムからなる第１の膜２２、第２の膜２４及び第３の膜２６を下部電極１４側から順に有し、第１の膜２２及び第３の膜２６は、第２の膜２４よりもシリコン組成比又はアルミニウム組成比が大きい誘電体部１６と、を備える容量素子である。 （もっと読む）

【課題】本発明は、貫通電極のサイズ（直径）が縮小化された場合でも、４端子法により貫通電極の抵抗値を正確に測定することの可能な半導体チップ及びその抵抗測定方法、並びに半導体装置を提供することを課題とする。
【解決手段】半導体基板１０１及び回路素子層１０２を有する半導体チップ本体５５と、半導体チップ本体５５を貫通する第１乃至第４の貫通電極６１〜６４と、回路素子層１０２に設けられた回路素子を介することなく、第１の貫通電極６１と第２の貫通電極６２とを電気的に接続する第１の導電経路９６と、回路素子を介することなく、第１の貫通電極６１と第３の貫通電極６３とを電気的に接続する第２の導電経路９７と、回路素子を介することなく、第２の貫通電極６２と第４の貫通電極６４とを電気的に接続する第３の導電経路９８と、を有する。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】半導体装置の設計フローは、プラグＰＧに接続された配線Ｍ１を含むチップレイアウトを設計するステップと、設計されたチップレイアウトにおけるプラグＰＧに対する配線Ｍ１のマージンを、プラグＰＧに対する配線Ｍ１のリセス量に応じて修正するステップとを有している。この修正ステップは、テストウエハに試験用プラグとそれに３次元的に接続された試験用配線とを含むテストパターンを形成するサブステップと、試験用配線の配線幅および配線密度と試験用プラグに対する試験用配線のリセス量との相関を調べるサブステップを有している。更に、得られた相関に基づいてプラグＰＧに対する配線Ｍ１のリセス量を予測するサブステップと、予測されたリセス量に応じてプラグＰＧに対する配線Ｍ１のマージンを修正するサブステップを有している。 （もっと読む）

【課題】任意の配線設計に適用でき、高精度な抵抗比を有する２個の抵抗体を備えた小型の半導体装置を提供する。
【解決手段】抵抗体Ｒ１ｆ，Ｒ２ｆの長さをＬ、配線４ａ，４ｂの直上にある抵抗体Ｒ１ｆ，Ｒ２ｆの外辺の長さを配線上長さＨ、外辺配線被覆率Ｖを、Ｖ＝Ｈ／２Ｌで定義したとき、２個の抵抗体Ｒ１ｆ，Ｒ２ｆのうち少なくとも外辺配線被覆率Ｖの小さい抵抗体Ｒ２ｆの下方において、配線４ａ，４ｂと同じ配線層から形成された反射補正パッドＰａ，Ｐｂが、外辺の直下に配置されてなり、反射補正パッドＰａ，Ｐｂの直上にある抵抗体Ｒ２ｆの外辺の長さを補正パッド上長さＰとし、抵抗体Ｒ１ｆ，Ｒ２ｆの外辺配線層被覆率Ｗを、Ｗ＝（Ｈ＋Ｐ）／２Ｌで定義したとき、２個の抵抗体Ｒ１ｆ，Ｒ２ｆについて、外辺配線層被覆率Ｗの差が、記外辺配線被覆率Ｖの差より小さく設定されてなる半導体装置１００とする。 （もっと読む）

【課題】ブレード欠けやチップ端部のチッピングを防ぎ、かつウエハプロセスの評価を行うこともできる半導体装置及びその製造方法を得る。
【解決手段】半導体基板１の有効領域２と有効領域２の周囲の無効領域３にそれぞれ拡散層４，５を同時に形成する。拡散層４，５上にそれぞれエミッタ電極６及び小信号電極７を同時に形成する。小信号電極７にプローブ１２を接触させて拡散層５の電気特性又は拡散層５と小信号電極７のコンタクト抵抗を測定するテストを行う。テストの後に、エミッタ電極６上に開口１０を有し、小信号電極７を覆う絶縁膜９を形成する。開口１０を介してエミッタ電極６上にメッキ１１を形成する。 （もっと読む）

【課題】半導体記憶装置において誤動作が生じる蓋然性を低減する。
【解決手段】積層配置されるメモリセルアレイ（例えば、酸化物半導体材料を用いて構成されているトランジスタを含むメモリセルアレイ）と周辺回路（例えば、半導体基板を用いて構成されているトランジスタを含む周辺回路）の間に遮蔽層を配置する。これにより、当該メモリセルアレイと当該周辺回路の間に生じる放射ノイズを遮蔽することが可能となる。よって、半導体記憶装置において誤動作が生じる蓋然性を低減することが可能となる。 （もっと読む）

【課題】本発明は、磁気抵抗材料と集積回路とを巧みに統合することのできる、磁気抵抗素子構造の製造方法を提供する。
【解決手段】基板を提供する工程と、上記基板の上に金属ダマシン構造を形成する工程と、該金属ダマシン構造に電気的に接続するように該金属ダマシン構造の上にパターン化磁気抵抗ユニットを形成する工程とを含む、磁気抵抗素子構造の製造方法である。 （もっと読む）

【課題】集積電子構成要素を含む半導体発光装置を提供する。
【解決手段】シリコンダイオード、抵抗体１６２、コンデンサ１６４、及び誘導子のような１つ又はそれよりも多くの回路要素が、半導体発光装置の半導体構造１１０と装置を外部構造に接続するのに使用される接続層との間に配置される。半導体構造に対するｎ接点１１４は、複数のバイアにわたって分散され、これは、１つ又はそれよりも多くの誘電体層によってｐ接点１１２から隔離されている。回路要素は、接点−誘電体層−接続層のスタックに形成される。 （もっと読む）

【課題】 従来に比べて小型で、素子機能部間で、高い周波数の信号を高精度に伝送することができる集積型半導体装置を提供する。
【解決手段】
サファイア単結晶基板１０の一方主面１０Ａ上に配置された第１素子機能部２６と、一方主面上１０Ａに配置された第１アンテナ部２３と、他方主面１０Ｂに配置された第２素子機能部３６と、他方主面１０Ｂ上に配置された第２アンテナ部３３とを備え、第１素子機能部２６が第１アンテナ部２３に送信用電気信号を送り、第１アンテナ部２３が送信用電気信号に応じた電波を発信し、第２アンテナ部３３がサファイア単結晶基板１０を透過した電波を受信することで、高い周波数の信号を基板の上下面で高精度に処理することができる。 （もっと読む）

【課題】ヘテロ接合を利用した新規な保護素子を提供すること。
【解決手段】 半導体装置１０の保護部３６は、配線下層１１Ｂと、配線下層１１Ｂとは異なるバンドギャップを有する配線上層１３を有している。配線上層１３は、第１部位４１と中間部位４３と第２部位４５を含んでいる。配線上層１３と配線下層１１Ｂの接合面に形成される２次元電子ガス層が、第１部位４１と中間部位４３の間で分離されており、第２部位４５と中間部位４３の間で分離されている。第１部位４１と配線下層１１Ｂの接合面に形成される２次元電子ガスが、ドレイン電極２１に電気的に接続されている。第２部位４５と配線下層１１Ｂの接合面に形成される２次元電子ガスが、ソース電極２８に電気的に接続されている。中間部位４３と配線下層１１Ｂの接合面に形成される２次元電子ガスが、ゲート電極２５に電気的に接続されている。 （もっと読む）

【課題】半導体基板の上方にコイルが設けられた半導体装置において、コイル直下の半導体基板に回路を形成することができる半導体装置を提供する。
【解決手段】半導体装置は、一面１１を有する半導体基板１０と、半導体基板１０の一面１１に形成された絶縁層２０と、絶縁層２０の上方に形成されたコイル３０と、を備えて構成されており、半導体基板１０はコイル３０の直下にスリット１２を備えている。このスリット１２は、コイル３０のうち、半導体基板１０の一面１１に平行な面方向のうちの一方向に沿って形成された部分の直下に位置している。これにより、スリット１２を境界として半導体基板１０の渦電流面積が小さくなるので、半導体基板１０に発生する渦電流による損失が低減し、コイル３０の下部に位置する半導体基板１０に回路を形成することが可能となる。 （もっと読む）

【課題】小型でかつ高い静電容量を得られ、さらに絶縁性能の高い薄膜誘電体を用いたコンデンサを提供する。
【解決手段】薄膜コンデンサは無機物層と、自己組織化によって形成した有機物層とを積層した厚み１０ｎｍ以下の誘電体膜と、前記誘電体膜の表面に形成された電極膜とを有する。電極膜はアルミを蒸着法によって、誘電体膜はアルミ蒸着膜を酸素プラズマ処理によって酸化膜を形成した表面に有機膜を付与して、形成することができる。これらを繰り返し積層、さらに巻回することが望ましい。 （もっと読む）

【課題】 少ない工程数で形成でき、耐熱性に優れた温度センサを備える炭化珪素半導体装置を得る。
【解決手段】 炭化珪素基板１の活性領域ＡＲに形成された半導体素子と、活性領域ＡＲを取り囲むように炭化珪素基板１中に形成されたウエル領域５と、炭化珪素基板１上に配設される多結晶シリコンからなるゲート電極８と、ゲート電極８と同時に形成され、その一部を用いて形成した測温抵抗体１７と、を備えることを特徴とする。 （もっと読む）

【課題】ＶＩＡホールを高密度に形成したとしても半導体素子が割れやすくなるのを防止し、素子の形成歩留りを向上させることができる半導体装置を提供する。
【解決手段】半導体装置は、基板１１０と、基板の第１表面に配置され、それぞれ複数のフィンガーを有するゲート電極１２４、ソース電極１２０およびドレイン電極１２２と、ソース電極１２０の下部に配置されたＶＩＡホールＳＣと、基板の第１表面とは反対側の第２表面に配置され、ＶＩＡホールを介してソース電極に接続された接地電極とを備え、ＶＩＡホールＳＣは、基板１１０を形成する化合物半導体結晶のへき開方向とは異なる方向に沿って配置される。 （もっと読む）

【課題】 本発明は、ドープされた金属酸化物誘電体材料を有する電子部品及びドープされた金属酸化物誘電体材料を有する電子部品の作製プロセスを提供する。
【解決手段】 ドープされた金属酸化物誘電体材料及びこの材料で作られた電子部品が明らかにされている。金属酸化物はＩＩＩ族又はＶ族金属酸化物（たとえば、Ａｌ_２Ｏ_３、Ｙ_２Ｏ_３、Ｔａ_２Ｏ_５またはＶ_２Ｏ_５）で、金属ドーパントはＩＶ族元素（Ｚｒ、Ｓｉ、ＴｉおよびＨｆ）である。金属酸化物は約０．１重量パーセントないし約３０重量パーセントのドーパントを含む。本発明のドープされた金属酸化物誘電体は、多くの異なる電子部品及びデバイス中で用いられる。たとえば、ドープされた金属酸化物誘電体は、ＭＯＳデバイスのゲート誘電体として用いられる。ドープされた金属酸化物誘電体はまた、フラッシュメモリデバイスのポリ間誘電体材料としても用いられる。 （もっと読む）

【課題】より高電圧をより高速にスイッチングできる高速スイッチング動作回路を提供する。
【解決手段】ＤＣ／ＤＣコンバータ１は、活性領域がＳｉＣ半導体からなるＭＩＳＦＥＴで構成されたスイッチング素子１０を有する。駆動回路１１は、スイッチング素子１０を１ＭＨｚ以上の駆動周波数で駆動する。スイッチング素子１０のスイッチング時の電圧変化速度は５×１０^９Ｖ／秒以上である。前記ＭＩＳＦＥＴは、活性領域に形成されたトレンチと、トレンチの底面および壁面を絶縁膜と、絶縁膜を介して活性領域に対向するゲート電極とを含むトレンチゲート構造を有していてもよい。 （もっと読む）

【課題】静電破壊による歩留まりの低下を防ぐことができる半導体装置。
【解決手段】複数の画素を選択するための信号を走査線に供給する走査線駆動回路が、上記信号を生成するシフトレジスタを有しており、上記シフトレジスタにおいて、複数のトランジスタのゲート電極として機能する一の導電膜を複数に分割し、上記分割された導電膜どうしを、分割された導電膜と異なる層に形成された導電膜により、電気的に接続する構成を有する。上記複数のトランジスタには、シフトレジスタの出力側のトランジスタが含まれるものとする。 （もっと読む）

【課題】スパイラルインダクタを有する半導体装置における寄生容量の低減と、Ｑ値の低下を抑制すること。
【解決手段】半導体基板と、前記半導体基板の表面近傍に設けられた複数個の素子分離領域と、前記素子分離領域間の半導体基板上に設けられた能動素子部と、基板上に積層された複数の配線層と、前記素子分離領域のうち第１の素子分離領域の鉛直上方であって、かつ、前記配線層のうち少なくとも最上の配線層に設けられたスパイラルインダクタとを備え、前記スパイラルインダクタが形成されたインダクタ形成領域の鉛直下方であって、かつ、前記第１の素子分離領域の半導体基板表面上にシリサイド形成防止膜が形成されていることを特徴とする半導体装置。 （もっと読む）

【課題】製造コストの増加を抑制し、キャパシタの端部の段差を小さくできるトレンチ型ＰＩＰキャパシタとそれを用いたパワー集積回路装置およびパワー集積回路装置の製造方法を提供することにある。
【解決手段】トレンチ５２内壁に分離絶縁層５３を配置し、この分離絶縁層５３を介して下部電極となる第１ポリシリコン５４を埋め込んだトレンチ型ＰＩＰキャパシタ５０を半導体基板に形成することで、キャパシタの端部に形成される段差を低減できる。その結果、配線となるメタル層５９を過度に厚くする必要がなく、メタル層５９を微細化することができる。その結果、パワーＩＣを微細化することができる。 （もっと読む）