半導体集積回路 | その他の技術 | その他（目的など）

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【課題】出力端子に接続される内部回路の動作開始を早く行うことができる定電圧発生回路を備えた半導体装置を提供する。
【解決手段】クロック信号ＶＯＳＣが入力されると、内部の複数のノードにおいてポンピング動作を行い、入力端子に供給される電荷を複数のノードを介して出力端子へと順次転送し、出力端子から出力電圧を発生する昇圧回路２０と、出力電圧が予め設定された電圧に達した場合、非活性レベルの検知信号ＶＵＰＴを出力する電圧検出回路３０と、検知信号が活性レベルの場合、クロック信号を昇圧回路へ出力し、検知信号が非活性レベルの場合、クロック信号の昇圧回路への出力を停止するクロック信号制御回路４０と、を備え、クロック信号制御回路は、検知信号が非活性レベルであっても、入力される制御信号ＲＥＳＥＴＴのレベルに応じてクロック信号を昇圧回路へ出力する。

【課題】負電圧の変化に対して正常な論理回路動作を確保できる範囲である動作ウィンドウの幅の拡張を可能とし、回路動作の確実性、安定性の向上を図った正負電圧論理出力回路を提供する。
【解決手段】論理入力と負電圧との間に、ゲートに論理入力するエンハンスメント型Ｐ型電界効果トランジスタＥＰＦＥＴ１とブレークダウン保護用素子１３，１４とが直列に接続され、ブレークダウン保護用素子１４に並列に短絡する切替スイッチ８ａが接続される。切替スイッチ８ａをオン、オフ制御することで、ＶＳＳの変動に対して正常な回路動作を確保できる動作ウィンドウの拡張を可能とする。

【課題】パッド下のクラックによるショート不良が抑制された半導体装置を提供する。
【解決手段】パッド開口部１８ａの下の層間絶縁膜１６はコンタクト１７で囲われているので、ワイヤボンディング時に生じたパッド開口部１８ａの下の層間絶縁膜１６のクラックはコンタクト１７の外周縁１７ａよりも外側に入らない。よって、クラックを通し、パッド開口部１８ａは、外周縁１７ａよりも外側のアルミやポリシリコンなどの金属膜や拡散層とショートしない。

【課題】レベル変換回路のレイアウト面積の縮小を図る。
【解決手段】半導体集積回路装置（１０）は、レベル変換回路（１４）と、Ｄ／Ａ変換回路（１２）とを備える。このとき、パラレル形式のデジタル信号をシリアル形式に変換して上記レベル変換回路に供給するためのパラレル・シリアル変換回路（１５）と、上記レベル変換回路の出力をパラレル形式のデジタル信号に変換して上記Ｄ／Ａ変換回路に供給するためのシリアル・パラレル変換回路（１３）とを設ける。上記レベル変換回路は、シリアル形式のデジタル信号に対応するレベル変換機能を備えていれば良く、パラレル形式のデジタル信号に対応させる場合に比べて、レベル変換回路のレイアウト面積を縮小することができる。

【課題】抵抗素子の抵抗値のばらつきが抑制される半導体装置と、その製造方法とを提供する。
【解決手段】抵抗素子となるポリシリコン膜が形成される。そのポリシリコン膜が所定の形状にパターニングされる。パターニングされたポリシリコン膜ＰＳＡを覆うＣＶＤ酸化膜ＺＦ１，ＺＦ２にエッチングを施すことによって、抵抗本体となるポリシリコン膜の部分を覆う部分を残して、コンタクト領域が形成されるＣＶＤ酸化膜の部分が除去される。ポリシリコン膜を覆う残されたＣＶＤ酸化膜ＺＦ１，ＺＦ２の部分を注入マスクとして、ＢＦ₂を注入することにより、コンタクト領域に高濃度領域ＨＣが形成される。

【課題】出力信号を高速に変化させかつオーバーシュートやアンダーシュートを抑制できるようにする。
【解決手段】入力信号を反転して出力する主ドライバ１１に加えて、補助ドライバ１２を設け、入力信号の電圧変化に応じて出力信号が第１の電圧レベルから第２の電圧レベルへ変化するときに、変化開始から主ドライバの出力信号がある電圧レベルを超えるまでの期間では信号変化を補助するように制御部１５により補助ドライバの動作を制御し、主ドライバの出力信号がある電圧レベルを超えてから第２の電圧レベルになるまでの期間に信号変化を抑制するように制御部により補助ドライバの動作を制御するようにして、出力信号における信号変化の高速性を向上させ、かつオーバーシュートやアンダーシュートを抑制できるようにする。

【課題】スキャンチェーンから出力される複数の被試験回路の試験結果情報に基づいて、不良の被試験回路を効率的に特定する半導体回路及びテスト方法を提供する。
【解決手段】複数の被試験回路と、試験回路に対応して設けられた複数の第１のラッチ回路と、第２のラッチ回路と、パターンアドレスに対応して入力信号が規定されたテストパターンのパターンアドレス順に入力される入力信号に基づいて、被試験回路に試験動作を実行させ、動作結果に基づく良否判定値を第１のラッチ回路にそれぞれ出力する複数の内部試験回路と、複数の良否判定値のうち不良判定を示す値がある場合に当該不良判定を示す良否判定値を第２のラッチ回路に出力する総合判定回路と、複数の第１のラッチ回路と第２のラッチ回路とを、第２のラッチ回路に保持された値が最初に出力されるように接続しスキャンチェーンを構成する接続経路とを有し、スキャンチェーンは、入力信号がスキャン出力モードを示す時に、第１、２のラッチ回路に保持された良否判定値を順番に出力値として出力する。

【課題】酸化物半導体層を用いて作製された抵抗素子及び薄膜トランジスタを利用した論理回路、並びに該論理回路を利用した半導体装置を提供する。
【解決手段】抵抗素子３５４に適用される酸化物半導体層９０５上にシラン（ＳｉＨ_４）及びアンモニア（ＮＨ_３）などの水素化合物を含むガスを用いたプラズマＣＶＤ法によって形成された窒化シリコン層９１０が直接接するように設けられ、且つ薄膜トランジスタ３５５に適用される酸化物半導体層９０６には、バリア層として機能する酸化シリコン層９０９を介して、窒化シリコン層９１０が設けられる。そのため、酸化物半導体層９０５には、酸化物半導体層９０６よりも高濃度に水素が導入される。結果として、抵抗素子３５４に適用される酸化物半導体層９０５の抵抗値が、薄膜トランジスタ３５５に適用される酸化物半導体層９０６の抵抗値よりも低くなる。

【課題】パワー半導体素子において、周辺の電界強度を緩和する構造を小さな面積で実現する。
【解決手段】周辺領域Ｑにおいては、半導体層との間に周辺層間絶縁層（絶縁層）を介して複数の多結晶シリコン層７０が、ソース電極３０から端部ドレイン電極４１の間にかけて設けられる。多結晶シリコン層７０には、その長手方向が水平方向から傾斜した（傾斜角θ、０＜θ＜９０°）傾斜部が設けられている。多結晶シリコン層７０の傾斜部においては、ｐ型領域７１と、ｎ型領域７２とが長手方向に交互に多数形成されている。

【課題】トランジスタのゲートへの電流を防ぐ。
【解決手段】ノーマリーオン型の第１トランジスタと、ドレインが、第１トランジスタのソースと接続され、第１トランジスタとカスコード接続されたノーマリーオフ型の第２トランジスタと、第２トランジスタのソースと第１トランジスタのゲートとの間に設けられた、第２トランジスタのソースから第１トランジスタのゲートへと流れる電流を抑制する第１電流抑制部とを備えるトランジスタ回路を提供する。

【課題】インダクタの下方の層間絶縁膜への水の浸入を抑制し、かつ、インダクタ性能の低下を抑制する。
【解決手段】半導体装置は、半導体基板と、前記半導体基板上に設けられた層間絶縁膜と、前記層間絶縁膜の上部に設けられたインダクタと、前記半導体基板上に設けられ、前記インダクタの下方の前記層間絶縁膜を前記半導体基板の平面方向で囲む第一の金属壁と、前記半導体基板上に設けられ、前記第一の金属壁で囲まれた領域の外側の前記層間絶縁膜を前記半導体基板の平面方向で挟む一対の第二の金属壁と、を備え、前記第一の金属壁は、前記第一の金属壁の両端部を非接触の状態とする開口を有し、前記第二の金属壁は、前記第一の金属壁の両端部にそれぞれの一端を連結するとともに、前記第一の金属壁で囲まれた領域の外側の位置に開口を有する。

【課題】複数の抵抗の変化率差を抑制すること。
【解決手段】分圧回路１１は、直列接続された２つの抵抗Ｒ１，Ｒ２を有している。第１の抵抗Ｒ１は、入力電圧Ｖｉｎを供給する配線２１と出力ノードＮ１との間に接続されている。第２の抵抗Ｒ２は、基準電圧Ｖｓを供給する配線２２と出力ノードＮ１との間に接続されている。第１の抵抗Ｒ１は、Ｐ型の半導体基板に形成されたＮ型のウェル領域（基板領域）３１と、このウェル領域３１に形成されたＰ型の拡散領域３３を含む。第２の抵抗Ｒ２は、Ｐ型の半導体基板に形成されたＮ型のウェル領域３２と、このウェル領域３２に形成されたＰ型の拡散領域３４を含む。第１のウェル領域３１には、入力電圧Ｖｉｎが供給される。第２のウェル領域３２は、第１の拡散領域３３に設定された分圧ノードＮｄと接続されている。

【課題】未使用端子がオープンのままである場合においても、未使用端子とその隣に位置する端子が短絡したことを検出できるようにする。
【解決手段】抵抗素子６２は、一端が端子２００に接続している。電圧選択部６４は、抵抗素子６２の他端を電源及び接地の一方に選択的に接続させる。電圧測定回路７０は、抵抗素子６２の一端（すなわち端子２００と接続する側の端部）の電圧を測定する。端子制御回路２０は、スイッチ素子６６のオン／オフを制御する。接続制御回路３０は、電圧選択部６４を制御する。

【課題】高いスイッチング速度及び低いオン状態抵抗を有し、電圧降伏耐性を強化したネスト化複合スイッチを提供する。
【解決手段】ネスト化複合スイッチ２４０は、複合スイッチに結合されたノーマリオン・プライマリ・トランジスタを含む。複合スイッチは、中間型トランジスタ２２２とカスコード接続された低電圧（ＬＶ）トランジスタ２２４を含み、中間型トランジスタは、ＬＶトランジスタよりは大きく、ノーマリオン・プライマリ・トランジスタよりは小さい降伏電圧を有する。１つの実現では、ノーマリオン・プライマリ・トランジスタはIII-V族トランジスタとすることができ、ＬＶトランジスタはIV族ＬＶトランジスタとすることができる。

【課題】従来のスキャンテスト方法では、電源電圧変動を抑制しながら動作クロックの周波数の高い半導体装置をテストできない問題があった。
【解決手段】本発明のスキャンテスト方法は、クロック信号ＳＣＬＫをスキャンフリップフロップ２１〜２ｎに入力して第１のテストパターンをスキャンフリップフロップ２１〜２ｎに設定し、クロック信号ＳＣＬＫよりも周波数の高いクロック信号ＲＣＬＫをスキャンフリップフロップ２１〜２ｎに入力すると共に、スキャンフリップフロップ２１〜２ｎをクロック信号ＲＣＬＫによらず保持する値を維持するホールドモードに制御し、ホールドモードを解除すると共にスキャンフリップフロップ２１〜２ｎをテスト対象回路の出力に応じて保持する値を更新するテスト結果取得モードに制御し、テスト結果取得モードにおいてクロック信号ＲＣＬＫを２パルス用いてスキャンフリップフロップ２１〜２ｎに保持されている値を更新する。

【課題】チップサイズの増大を抑えつつ、多数の配線間の時定数を一致させる。
【解決手段】半導体装置は、第１のサイズを持つ第１の外部端子と、第１のサイズよりも小さな第２のサイズを持つ複数の第２の外部端子と、第１の外部端子及び複数の第２の外部端子が、前記第１のサイズを基準として配列される外部端子領域と、外部端子領域に隣接して形成され、複数の第２の外部端子にそれぞれ対応付けられる複数の回路と、複数の第２の外部端子とそれら対応付けられた複数の回路との間をそれぞれ接続する複数の配線とを備える第１のチップを含む。複数の第２の外部端子及びそれらに接続された複数の配線は複数のインタフェースを構成し、複数のインタフェースの夫々は、互いに実質的に等しい時定数を持つように、時定数を調整する調整部を少なくとも一つ含む。調整部の少なくとも一部は、外部端子領域内の第１のサイズと第２のサイズとの差により生じるマージン領域に配置される。

【課題】信頼性を低下することなく、高集積化が可能な半導体装置の製造方法を提供する。
【解決手段】この半導体装置の製造方法は、薄膜抵抗体と配線層とが、接続層とビアホールに埋設されたタングステンプラグとを介して電気的に接続されてなる半導体装置の製造方法である。従来、接続層は、バリアメタル層を介して薄膜抵抗体と接続された構成である。この接続層としてアルミニウムを用いたものでは、接続層とタングステンプラグとの線膨張係数の差異に起因してストレスマイグレーションにより、接続層にボイドが発生する懸念があった。本発明では、接続層を除去する工程を実施し、タングステンプラグをバリアメタル層と直接接続する。これにより、タングステンプラグは、アルミニウムよりなる接続層を介することなく、薄膜抵抗体と電気的に接続される。したがって、接続層におけるボイドの発生を抑制し、半導体装置の接続信頼性を向上することができる。

【課題】小型化が可能な電磁波干渉フィルタを提供すること。
【解決手段】実施形態に係る電磁波干渉フィルタ１０は、半導体基板１１の表面上に形成された抵抗Ｒ、およびこの抵抗Ｒの両端にそれぞれ電気的に接続された一対のキャパシタＣ、をそれぞれ具備する複数の電磁波干渉フィルタ回路１２と、これらの電磁波干渉フィルタ回路１２間の半導体基板１１に埋め込み形成された素子分離層１３と、を具備する。

【課題】 より簡易な設計手法で作製可能なテスト回路を提供する。
【解決手段】 テスト回路１００は、基板と、基板上に形成された配線部及び被試験デバイス部１０とを備える構成とする。テスト回路１００では、被試験デバイス本体のパターン形成面内における回転中心位置Ｏと複数の接続電極１３ａ〜１３ｄのそれぞれとを結ぶ直線Ｌ１の延在方向が、配線２１の延在方向に対して所定の角度で傾いている。さらに、被試験デバイス本体及び複数の接続電極１３ａ〜１３ｄをパターン形成面内で９０度回転させた際にも、複数の接続電極１３ａ〜１３ｄ及び複数の配線２１〜２４間の接続が維持されるような位置に複数の接続電極１３ａ〜１３ｄが配置される。

【課題】簡素な回路構成により、誘導成分を含む負荷への通電を制御する場合においても、電源逆接保護用半導体素子のゲート破壊を招く虞のない信頼性の高い電源逆接保護装置を提供する。
【解決手段】直流電源１０と、グロープラグ１８への通電を制御する通電制御用半導体素子１４と、過電流保護回路１６１とグロープラグ１８と電源１０、及び／又は、通電制御用半導体素子１４とを繋ぐ配線１７の寄生インダクタンスＬを誘導成分として含み、電源逆接保護用半導体素子１１として、Ｐ-チャンネルパワーＭＯＳＦＥＴを通電制御用半導体素子１４の上流側に配設すると共に、所定の抵抗値Ｒ_Ｇを有するゲート抵抗１３を介して、Ｐ-チャンネルパワーＭＯＳＦＥＴ１１のゲートＧ_１１を接地せしめる。

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