【課題】この発明は超音波振動するホーンの電子部品を保持するツール部の振幅を、ツール部以外の箇所で検出する実装装置を提供することにある。
【解決手段】ホーン２２の一端に設けられホーンを所定方向に振動させる振動子２３と、ホーンの振動の振幅が最大となる部分の下面に設けられた半導体チップを保持するツール部２５と、ホーンを下降方向に駆動してツール部に保持された半導体チップを基板に押圧するシリンダ１２と、反射面を有し、ホーンの振幅が最大となる部分の側面にホーンの振動方向に対して反射面を交差させて設けられた検出光の反射部となる凸部３４と、ホーンの振動方向と同方向に配置され凸部の反射面３４ａに検出光を照射してホーンの振動の振幅を検出する測定器３６を具備する。 （もっと読む）

【課題】半導体装置とその製造方法において、半導体部品と回路基板との位置合わせを容易にすること。
【解決手段】表面に複数の第１の電極２２が形成された第１の回路基材２０と、第１の回路基材２０の上方に設けられ、第１の電極２２の各々の上方に第１の貫通孔３０ａと第２の貫通孔３０ｂとが形成された第２の回路基材３０と、第２の回路基材３０の上方に設けられた半導体パッケージ５０と、第１の貫通孔３０ａと第２の貫通孔３０ｂ内に設けられ、第１の電極２２と半導体パッケージ５０とを接続する複数の第１のバンプ５１とを有する半導体装置による。 （もっと読む）

【課題】 特にインナーリードにおけるトップ幅の細りやそれに起因した接合不良等の発生を解消して、パターン不良や短絡不良や絶縁信頼性の低下のような別の新たな不都合を生じることなしに、実装される半導体装置の電極パッドに対して確実な接合を得ることができるような十分に広いトップ幅を確保した、ファインパターンのインナーリードを備えた半導体装置用ＴＡＢテープおよびその製造方法を提供する。
【解決手段】 本発明の半導体装置用ＴＡＢテープでは、インナーリード６および配線パターン５が、有機化合物または無機化合物からなるインヒビタを添加したエッチャントを用いたウェットエッチングプロセスによって導体箔１１をパターン加工することにより形成されている。 （もっと読む）

【課題】Ｂｉを含有するはんだ接続部の放熱性を向上させ、Ｂｉが接続部の外部へ拡散し接続部にカーケンダルボイドが形成されることを防止して光素子等の機能素子の特性を向上させる。
【解決手段】機能素子１が搭載される基板２の主面側の、機能素子１が搭載される領域の少なくとも一部に第１の導体層５を形成し、第１の導体層５の少なくとも一部に第２の導体層６を形成する導体層形成工程と、第２の導体層６の少なくとも一部に凹凸形状状の第３の導体層８を形成し、第３の導体層８の少なくとも一部にはんだ９を形成し、第２の基板１７を挟持し、はんだ９を溶融させて機能素子１を接続して搭載し、はんだ９が第３の凹凸状の導体層８により堰き止められて第１の導体層５に接しない接続工程を備えた機能素子搭載方法とする。 （もっと読む）

【課題】１００μｍ程度の微小な電子素子の接続、固定方法を提供する。
【解決手段】第１スキージ１０６を矢印１０７の方向に動かして水１０８を基板１０１上に塗布し、親水性の第１領域１０３上に水１０８が配置される。水が揮発する前に、第２スキージ１０９を矢印１１０の方向に動かすことで電子素子分散液１１１を基板上に塗布し、水１０８と第１液体を乾燥させて、基板１０１上から除去する。これにより基板１０１上に形成された金属電極１０２を構成する第１領域１０３上に電子素子１００を配置した後に、第１領域１０３と撥水性領域１０５に囲まれた第２領域１０４を形成し、第２電極１０４上に第２液体１１４を配置し、加熱によって電子素子１００と金属電極１０２との接合を行う。 （もっと読む）

【課題】 本発明の目的はＥＭ現象を抑制でき、信頼性の高いＦＣ接続部を有する半導体パッケージを提供することである。
【解決手段】 本発明は、０．１〜５μｍのＮｉ層を有するチップ側パッドとインターポーザ基板とのＦＣ接続部が、直径が２０〜８０μｍの銅球表面に１．０〜５．０μｍのＮｉ層を有する銅コアと、該銅コアを内包するＳｎ基のハンダ部によって形成されており、該ハンダ部には、パッド側及び銅コア側から成長したＮｉ_３Ｓｎ_４型化合物を有する半導体パッケージである。 （もっと読む）

【課題】 比較的安価で軟化温度の低いパッケージキャリアを用いた場合でも、接合部の信頼性低下を防止し、一般的なバンプ材料を利用でき、製造コストの増大を抑制できる半導体装置の製造方法を提供する。
【解決手段】 半導体チップ１０の端子部１２とパッケージキャリア２０の端子部２２を接合する際、半導体チップ１０にパッケージキャリア基材２１が軟化する温度を印加し、加熱された半導体チップ１０の端子部１２をパッケージキャリア端子部２２に接触させ熱伝導によりパッケージキャリア端子部２２及びその周辺領域のパッケージキャリア基材２１を軟化させ、パッケージキャリア端子部及びその周辺領域のパッケージキャリア基材２１が軟化した状態で半導体チップ端子部１２をパッケージキャリア端子部２２に押圧し接合させると共に、パッケージキャリア端子部２２をパッケージキャリア基材２１表面より内部方向に押し込まれている状態にする。 （もっと読む）

【課題】接続不良と信頼性低下の解決が図られた半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、キャリア基板３と、キャリア基板３の上面上に載置された第１の半導体チップ２と、キャリア基板３の裏面上に形成された第１の金属ボール５とを有する第１の半導体パッケージ１と、上面上に第１の金属ボール５と接続する電極ランド６が形成された基板７と、第１の半導体パッケージ１と基板７の間に配置され、第１の金属ボールに合５わせた位置に設けられ、第１の金属ボール５を収納する穴が形成されたプレート９とを備えている。プレート９は熱伝導性の良好な材料で構成される。 （もっと読む）

【課題】バンプ電極を有する半導体装置およびそれを搭載した半導体装置の信頼性を向上させる。
【解決手段】半導体基板ＳＷ１の上部に形成された絶縁膜６上にパッドＰＤ１が形成され、絶縁膜６上にパッドＰＤ１に平面的に重ならないように絶縁膜１１が形成されている。パッドＰＤ１の上面と絶縁膜１１の上面とが平坦な面を形成し、この平坦な面上にバンプ電極ＢＰ１が形成されている。バンプ電極ＢＰ１の下面は、パッドＰＤ１の上面を平面的に内包しており、バンプ電極ＢＰ１の下面は、パッドＰＤ１の上面全面と絶縁膜１１の上面の一部とに接し、パッドＢＰ１の上面は平坦である。 （もっと読む）

【課題】ＣＯＦ等のフリップチップやＩＬＢによるベアチップ実装において、配線基板の寸法変化に起因する半導体素子の電極との間の位置ずれを緩和する。
【解決手段】配線基板１は、導体配線２が延在して形成され、半導体素子４の領域の外側から半導体素子の第１素子電極列５と各々接合された第１接合用配線列９と、半導体素子領域の外側から半導体素子の第２素子電極列７と各々接合された第２接合用配線列１０とを備える。第１接合用配線列を構成する各々の導体配線のピッチは、半導体素子領域の外側では第１素子電極列のピッチより広く、半導体素子の中心側の先端では第１素子電極列のピッチより狭くなるように連続的に変化しており、第２接合用配線列を構成する各々の導体配線のピッチは、半導体素子領域の外側では第２素子電極列のピッチより狭く、半導体素子の中心側の先端では第２素子電極列のピッチより広くなるように連続的に変化している。 （もっと読む）

【課題】マザー基板の一面側に電子部品を搭載してなる電子装置において、マザー基板の一面側の全面ではなく、電子部品の実装部位に限定したマザー基板の多層化を図る。
【解決手段】マザー基板１０と、マザー基板１０の一面１１側に搭載された電子部品３０とを備える電子装置において、マザー基板１０の一面１１側の一部には、層状をなす配線部材２０が搭載されており、電子部品３０は配線部材２０を介してマザー基板１０に電気的・機械的に接続されている。 （もっと読む）

【課題】実装基板上に配置された、互いに厚みが異なる第１及び第２の半導体装置と、第１及び第２の半導体装置の頂部表面にそれぞれ形成された第１の端子電極及び第２の端子電極を相互に接続する導体パターンを有する配線用基板と、を有する電子装置において、製造プロセスを煩雑化することなく、高周波特性のばらつきを抑制できる電子装置を提供する。
【解決手段】電子装置１０では、導体パターン２１上に形成されたバンプ電極２５の段数と、導体パターン２２上に形成されたバンプ電極２５の段数とが異なる。導体パターン２１上に形成されたバンプ電極２５の頂部と導体パターン２２上に形成されたバンプ電極２５の頂部とが同じ高さにある。 （もっと読む）

【課題】積層配置される半導体素子に於ける突出部に対して、ワイヤボンディング時に生じる撓みを抑制するとともに、半導体装置として大形化を招くことのない支持部材を有する、半導体装置及びその製造方法を提供することを目的とする。
【解決手段】上記の課題を解決するため、本発明によって提供される半導体装置は、電極端子が配設された支持基体と、支持基体上に搭載された中間部材と、一部が中間部材により支持されて、支持基体上に配設された半導体素子と、半導体素子の電極端子に対応して、支持基体上あるいは前記中間部材上に配設された凸状部材とを具備し、半導体素子の電極端子と前記支持基体上の電極端子が、ボンディングワイヤにより接続されてなることを特徴とする。 （もっと読む）

【課題】先ダイシング法と、フリップチップボンディングを採用した実装プロセスとを連続して行うことが可能であり、製造プロセスの簡素化と、製品中にボイドが無く信頼性の向上に寄与しうる半導体装置の製造方法を提供する。
【解決手段】回路表面に接着フィルム３が接着され、かつ該回路毎に区画する溝６が形成されてなるウエハ１の回路表面側に表面保護シートを貼着する工程、上記ウエハの裏面研削をすることで個々のチップへの分割を行う工程、個別のチップを接着フィルムとともにピックアップし接着フィルムを介して、チップ搭載用基板にダイボンドする工程、およびダイボンドされた接着フィルム付きチップを加熱しチップ搭載用基板に固着する工程を含み、かつ接着フィルムをウエハに接着した後、チップをチップ搭載用基板に固着するまでの段階で、接着フィルムを含む積層体を、常圧に対し０．０５ＭＰａ以上の静圧により加圧する工程を１回以上含む。 （もっと読む）

【課題】ＩＣチップとインターポーザ基板との位置決めを効率よく実行できるＩＣチップ（液晶ドライバ）実装パッケージを提供する。
【解決手段】一実施形態である液晶ドライバ実装パッケージは、インターポーザ基板４ａを介してフィルム基材と液晶ドライバ３とが接続している。液晶ドライバ３は、インターポーザ基板４ａとの対向面に第１アライメントマークを有し、インターポーザ基板４ａは、液晶ドライバ３との対向面に第２アライメントマーク１２を有している。第１アライメントマークと第２アライメントマーク１２とを、インターポーザ基板４ａの上記対向面に対して垂直方向からみると、互いが、液晶ドライバ３とインターポーザ基板４ａを貼り合せる際の貼り合わせ位置として許容できる範囲の距離ほど離間されている。 （もっと読む）

【課題】外周部に枠状金属板が固着された多層配線基板に半導体素子を半田リフローで搭載する際に半導体素子の電極バンプと多層配線基板の電極バンプの良好な接続を提供する。
【解決手段】絶縁層１６が有機樹脂から成る多層配線基板１０の上面の周辺部に固着した枠状金属板２０を有し、前記多層配線基板１０の上面に半導体集積回路素子の電極と接続するための電極バンプ１１を設置した電極配置領域１２を有し、前記電極配置領域１２に内接する内接円内の前記電極バンプ１１を第１の電極バンプ１１ａとし、前記内接円以上の同心円の外側の前記電極バンプ１１を第２の電極バンプ１１ｂとし前記第１の電極バンプ１１ａよりも体積を大きくし、前記内接円と前記同心円の間の前記電極バンプ１１の体積を前記第１の電極バンプ１１ａの体積以上で前記第２の電極バンプ１１ｂの体積以下にした多層配線基板を製造する。 （もっと読む）

【課題】 アンダーフィル用樹脂内のボイドの発生を抑制し、信頼性の高いフリップチップ実装を実現した半導体装置の製造方法を提供する。
【解決手段】 本発明に係る半導体装置の製造方法は、半導体チップ２０の一方の主面２２に２次元状に形成された複数の電極２４を、基板３０上の対応する導電性領域３２、３４に接合するステップと、真空雰囲気中で、半導体チップの一方の主面と基板との間にアンダーフィル用樹脂４０を供給するステップと、アンダーフィル樹脂４０が供給された半導体チップおよび基板を大気中に露出するステップとを有する。 （もっと読む）

【課題】埋立パターン基板及びその製造方法を提供する。
【解決手段】表面に回路パターンが形成され、スタッドバンプにより回路パターンの層間の電気的導通が具現される印刷回路基板を製造する方法であって、（ａ）表面にシード層が積層されたキャリアフィルムのシード層にメッキ層を選択的に蒸着して回路パターン及びスタッドバンプを形成する段階と、（ｂ）回路パターン及びスタッドバンプが絶縁層を向くようにキャリアフィルムを絶縁層に積層して加圧する段階と、（ｃ）キャリアフィルム及びシード層を除去する段階と、を含む埋立パターン基板の製造方法は、銅（Ｃｕ）スタッドを用いて回路の層間接続を具現するので層間導通のためのドリリングの工程が不要になり、回路設計の自由度が高くなるとともに、ビアランド（Ｖｉａ ｌａｎｄ）が不要でありビアの大きさが小くなるので回路の高密度化が可能になる。 （もっと読む）

【課題】半導体素子と半導体キャリアとの間隙に樹脂の未充填部分を無くすことができる半導体キャリアを提供する。
【解決手段】半導体キャリア１上の半導体素子６を搭載する領域周囲に、その領域よりも大きい面積を取り囲む外周壁３を設け、半導体素子６の実装時に、半導体素子６と半導体キャリア１との間に介在させた熱硬化性樹脂５´を外周壁３まで押し広げて、外周壁３で取り囲まれた領域を熱硬化性樹脂５´で満たす。 （もっと読む）

【課題】 ３０μｍ以下の電極ピッチを有する半導体素子を回路基板に電気的に接続することを可能にし、半導体素子の高密度実装を実現する。
【解決手段】 回路基板７にインターポーザ１をフェイスダウン接続し、半導体素子４をインターポーザ１へフェイスダウン接続することにより、半導体素子４は半導体配線間隔レベルで接続できるとともに、回路基板７には従来のピッチで接続することが可能となる。さらに、インターポーザに、機能回路が組み込まれた半導体基板を用いることにより、基板サイズが大幅に削減可能となり、製品の小型化に大きく貢献する。 （もっと読む）