【課題】製造工程が増加したり複雑化したりすることなく、ＳｉＣ半導体基板とマスクとの位置合わせを高精度に行うことができるＳｉＣ半導体装置の製造方法を提供する。
【解決手段】アライメントマーク形成領域Ｒ１に、開口部の形状が、オフ方向に対して対称であり、かつオフ方向の最も下流側に位置する部分に頂点を有する多角形状とされており、アライメントマークとなるトレンチ１２を形成するトレンチ形成工程と、トレンチ形成工程を行った後、ＳｉＣ半導体基板１０に対して、エピタキシャル層１３を成長させるエピタキシャル層成長工程、または熱処理する熱処理工程の少なくともいずれか一方を行う工程と、エピタキシャル層成長工程または熱処理工程の少なくともいずれか一方の工程を行った後、アライメントマークを基準としたマスク合わせによってＳｉＣ半導体基板１０にマスクを配置する工程と、を含むＳｉＣ半導体装置の製造方法とする。 （もっと読む）

【課題】エピタキシャル膜成膜後にもレーザー干渉によるアライメント検出を可能とし、レーザー干渉によるアライメント可能な信号強度を得られるアライメントマークの最適寸法を提供する。
【解決手段】断面形状が方向性を有するビームで走査するアライメントマークＭの形成された表面にエピタキシャル層を成膜したウェーハであって、アライメントマークは、複数の矩形状マークが断続的に配されて前記ビーム走査方向と略直交する方向に延在する直線状マークとされ、直線状マークにおける矩形状マークが、エピタキシャル膜の表面からビーム走査した際に、回折光強度が識別可能な形状で配置されてなる。 （もっと読む）

【課題】合せマークの検出時における位置の特定を容易にする手段を提供する。
【解決手段】合せマークが、シリコン基板と、シリコン基板のおもて面に形成された凹部と、凹部のシリコン基板のおもて面との角部から離間して形成されたエピタキシャル層と、凹部の内面とエピタキシャル層のまでの間の前記シリコン基板のおもて面とに形成された酸化膜と、酸化膜上に形成された多結晶シリコン層とを備える。 （もっと読む）

【課題】 精度の高いマスクのアライメントを行うことができる半導体装置の製造方法を実現する。
【解決手段】 半導体基板１０の基板面１０ａに第１アライメントマーク１１を形成し、第１アライメントマーク１１の上方にその形状に対応した第２アライメントマーク１３が形成されるエピタキシャル層１２を基板面１０ａ上に形成する。続いて、ＫＯＨ溶液を用いてエピタキシャル層１２をエッチングすることにより、第２アライメントマーク１３が基板面１０ａである（１１０）面と異なる方位の（１１１）面に沿って優先的にエッチングされるので、エピタキシャル層１２の表面と第２アライメントマーク１３との境界を明確にすることができる。これにより、露光装置により第２アライメントマーク１３の位置及び形状を正確に認識することができ、精度の高いマスクのアライメントを行うことができる。 （もっと読む）

【課題】本発明は、ＳｉＣを基板に用いた半導体装置において、製造工程の重ね合わせに用いるアライメントマークが、製造工程中の活性化アニール処理やエピタキシャル成長などの熱処理工程で非対称に変形することを防止することができる半導体装置の製造方法を提供することを目的とする。
【解決手段】本発明は、ＳｉＣを基板に用いた半導体装置を製造する方法であって、ＳｉＣ基板１の｛０００１｝面に、アライメントマーク２を形成する工程と、アライメントマーク２に基づき、転写マスクとＳｉＣ基板１との位置合わせを行いＳｉＣ基板１上に所定のパターンを形成する工程とを備える。 （もっと読む）

【課題】高温アニール後でも高精度なマスク合わせができるアライメントマークを提供する。
【解決手段】基板１の主面に、段差パターン２をなす溝部を形成する。そして、溝部を覆うようにカーボン膜３を形成してアライメントマーク１０を形成する。カーボン膜３は耐熱性であるため、カーボン膜３により溝部を覆うことで、高温アニール後に溝部の形状が崩れるのを防ぐことができる。溝部形状の崩れが抑制されることで、高温アニール後も高精度のマスク合わせができる。 （もっと読む）

【課題】エピタキシャル成膜工程や高温アニール工程を経ても、位置合わせ精度の低下が抑制されるアライメントマークを提供する。
【解決手段】アライメントマーク１４を、断面形状が階段状の段差パターンにより形成する。段差パターンは、基板２の主面を掘り下げて形成された第１段差パターン１１と、基板２の主面を掘り下げた第１段差パターン１１の下方に、第１段差パターン１１に連続して更に基板２の主面を掘り下げて形成された第２段差パターン１３と、を有している。そして、第１段差パターン１１の側壁部１７と、第２段差パターン１３の側壁部１８とが、同一の角度で形成され、かつ同一の結晶方位を有するように形成する。 （もっと読む）

【課題】チップ領域に素子形成用パターンを形成するとき、スクライブ領域に整列キーのキャッピング層を形成する半導体装置の製造方法を提供する。
【解決手段】半導体基板２００のチップ領域２０１にアクティブ領域を限定する素子分離膜２４１を形成し、スクライブ領域２０５に半導体基板２００の表面に対して段差を有する整列キー２４５を形成するステップと、半導体基板２００上に少なくとも一つの素子形成層を形成するステップと、素子形成層を変形させて、チップ領域２０１の半導体基板２００上に素子形成用パターン２５１を形成し、スクライブ領域２０５の半導体基板２００上に整列キー２４５をキャッピングするキャッピング層２５５を形成するステップと、を含む。 （もっと読む）

【課題】スクライブ・レーンのスペースを減少させることを可能にし、基板のスペースのより効率の良い使用を可能にする位置調整用マークを提供すること。
【解決手段】本発明は基板で使用するための位置調整用マークに関し、この位置調整用マークは、構造体の周期的な２次元配列からなり、構造体の間隔は位置合わせビームよりも小さいが、露光ビームよりも大きい。 （もっと読む）

【課題】 個々に分離されたチップ部品に対してもパターニング処理を容易に行うことの
できるチップ部品のパターニング処理方法及びこれを用いたチップ製品の製造方法を提供
する。
【解決手段】 本発明のチップ部品１２Ａのパターニング処理方法は、露光装置を用いて
チップ部品に対するパターニング処理を行う方法であって、前記露光装置に対応し、表面
に凹部１１ａ〜１１ｄを備えた支持基板１０が用意され、前記凹部に前記チップ部品が収
容され位置決めされた状態で、前記露光装置により前記支持基板のアライメントが行われ
るアライメント工程と、前記露光装置により前記チップ部品の表面に塗布された感光性材
料１５に露光処理が施される露光工程とを有することを特徴とする。 （もっと読む）