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Fターム[5F048AB08]の内容

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【課題】基準電圧発生回路を構成するエンハンスメント型MOSFETとデプレッション型MOSFETとの間の温度特性の差を小さくすることができ、基準電圧発生回路の出力電圧の温度特性を改善することができる半導体装置およびその製造方法を提供する。
【解決手段】半導体基板6上においてRef回路領域8およびCMOS領域7に跨るようにゲート絶縁膜66を形成した後、CMOS領域7の部分を選択的に除去する。次に、熱酸化により、ゲート絶縁膜66が除去されたCMOS領域7に第1ゲート絶縁膜12を形成し、同時に、Ref回路領域8に残っているゲート絶縁膜66を厚くして第1ゲート絶縁膜12よりも厚い第2ゲート絶縁膜13を形成する。 (もっと読む)


【課題】電源電位が接地電位に対して変動するハイサイド回路又はローサイド回路において、電源電位の変動の影響を回避し、安定した基準電圧を出力することができる基準電圧回路及び半導体基板を提供する。
【解決手段】本発明は、P型半導体基板20上のNウェル層21内に形成したハイサイド回路中において、Nウェル層21をコレクタとし、Nウェル層21内に形成したP領域23をベースとし、ベースの上層に形成したN領域24をエミッタとし、ハイサイド回路素子22を構成する基板を、コレクタとしてのNウェル層21とで共通化した。 (もっと読む)


【課題】半導体装置の製造コストを低減することを課題の一とする。半導体装置の開口率
を向上することを課題の一とする。半導体装置の表示部を高精細化することを課題の一と
する。高速駆動が可能な半導体装置を提供することを課題の一とする。
【解決手段】同一基板上に駆動回路部と表示部とを有し、当該駆動回路部は、ソース電極
及びドレイン電極が金属によって構成され、且つチャネル層が酸化物半導体によって構成
された駆動回路用TFTと、金属によって構成された駆動回路用配線とを有すればよい。
また、当該表示部はソース電極及びドレイン電極が酸化物導電体によって構成され、且つ
半導体層が酸化物半導体によって構成された画素用TFTと、酸化物導電体によって構成
された表示部用配線とを有すればよい。 (もっと読む)


【課題】閾値電圧ばらつきを改善した半導体装置の製造方法を提供する。
【解決手段】SOI基板を用いた半導体装置の製造方法において、活性層基板を酸化して埋め込み酸化膜4bを生成する工程と、支持基板3表面に、MOSトランジスタ1の閾値電圧を決定するためのチャネルドープ10を行う工程と、支持基板3と活性層基板5とを前記埋め込み酸化膜を介して貼り合せる工程と、活性層基板を部分的に除去し埋め込み酸化膜4aを露出させる工程と、埋め込み酸化膜4a上にゲート電極6aを形成する工程と、を含む半導体装置の製造方法とする。 (もっと読む)


【課題】回路誤動作を防止できる半導体装置を提供する。
【解決手段】低電位基準回路部LVおよび高電位基準回路部HVを構成する絶縁分離された半導体素子の外周に、n型ガードリング42c等を形成する。また、活性層2cにて構成されるn-型層42a等の中にp型ウェル42d等を形成し、このp型ウェル42d内に半導体素子を形成する。また、外部電源61に接続されるラインを電源供給ラインとガードリング端子固定ラインとを分岐し、電源供給ラインの電流が流れないガードリング端子固定ラインに抵抗63を備えることで、バイパスコンデンサ64をディスクリート部品としなくても良い回路構成とする。 (もっと読む)


【課題】レイアウト面積が増大を抑制しつつ、高電位入力から低電位出力を生成するトランジスタのESD耐性を向上させる。
【解決手段】電源配線112、113間にはPチャンネル電界効果トランジスタ131が接続され、電源配線113とPチャンネル電界効果トランジスタ131のゲートとの間にはPチャンネル電界効果トランジスタ132が接続され、異常電圧検出回路142は、第1の電圧V1と第3の電圧V3との電位差に基づいてPチャンネル電界効果トランジスタ132をオン/オフ制御する。 (もっと読む)


【課題】所望の温度特性を有することによって回路規模を小さくできるMOSトランジスタを提供する。
【解決手段】ゲート電極はP型半導体層及びN型半導体層からなるので、P型半導体層とN型半導体層との接合面に、空乏層13が生じる。温度が変化すると、空乏層13の領域の面積が変化し、P型半導体層11及びN型半導体層12の領域の面積もそれぞれ変化することで、MOSトランジスタに所望の温度特性を与えられる。その結果、温度補正回路を簡単にする、あるいは不要にすることができる。 (もっと読む)


【課題】所望の温度特性を有することによって回路規模を小さくできるMOSトランジスタを提供する。
【解決手段】ゲート絶縁膜30は、ソース領域51とドレイン領域52との間の領域の上に設けられる。ゲート電極40は、ゲート絶縁膜30の上に設けられる。空乏層42は、P型半導体層41とP型半導体層41の下層(ゲート絶縁膜30)との接合面に生じる。温度が変化すると、ゲート電極40内部の空乏層42の領域が変化し、チャネル形成に対するゲート電圧の影響が変化するので、閾値電圧は通常のMOSトランジスタの場合よりも変化する。このことを利用し、MOSトランジスタが所望の温度特性を有するよう制御されるので、温度補正回路が不要になる。よって、回路規模が小さくなる。 (もっと読む)


【課題】SOI基板に形成されたMOSトランジスタを含む半導体集積回路装置において、半導体集積回路装置に入力される電源電圧が高い場合であっても、SOI基板のBOX酸化膜やシリコン層を厚くすることなく、回路動作を安定させる。
【解決手段】MOSトランジスタM1〜M9は、シリコン基板、BOX酸化膜及びシリコン活性層を有するSOI基板に形成され、かつ、ソース拡散層の底部及びドレイン拡散層の底部がBOX酸化膜に到達して形成されている。エンハンスメント型PchMOSトランジスタM3,M4、M5,M7は、デプリーション型NchMOSトランジスタM10を介して、電源電圧が入力される電源端子VDDに接続されている。MOSトランジスタM10は、ソース、ゲート及びボディが結線されて定電流源として機能し、ソース電位がシリコン基板電位よりも高くなることで飽和電流が減少する電気的特性をもっている。 (もっと読む)


【課題】従来よりも低消費電力かつ小面積であるとともに設計性のよいパワーオンリセット回路またはスタートアップ回路を備えた半導体装置を提供する。
【解決手段】半導体装置1は、出力部10と、第1および第2の電位設定部8,9とを備える。出力部10は、電源投入時に、中間電位ノードN1の電位に応じた制御信号RSを内部回路3に出力する。第1の電位設定部8は、第1の基準電位ノードVDDと中間電位ノードN1との間に接続された第1の導電型を有するエンハンスメント型の第1のMOSトランジスタEPを含む。第2の電位設定部9は、第2の基準電位ノードGNDと中間電位ノードN1との間に直列接続された第2の導電型を有するディプレッション型の複数の第2のMOSトランジスタDN1_〜DN_nを含む。複数の第2のMOSトランジスタDN1_〜DN_nの各々において、ソースとウェルとが互いに接続される。 (もっと読む)


【課題】十分な逆方向耐圧を有し、順方向電圧が0Vに近い理想的なダイオード特性を有するダイオード回路を提供する。
【解決手段】アノード端子A及びカソード端子Kを有するアクティブダイオード100であって、ゲート端子111と、アノード端子A及びカソード端子Kの一方に接続されたドレイン端子112と、アノード端子A及びカソード端子Kの他方に接続されたソース端子113とを有するトランジスタ110と、トランジスタ110の閾値電圧に等しくなるように調整されたゲート電圧を、ゲート端子111に供給するゲート電圧発生回路120とを備える。 (もっと読む)


【課題】高耐圧MISFETを含む半導体装置の信頼性向上を図ることができる技術を提供する。
【解決手段】高耐圧MISFETQ4のゲート絶縁膜GOX4を、酸化シリコン膜と窒化シリコン膜という異なる種類の膜から形成する。具体的に、高耐圧MISFETQ4では、ゲート絶縁膜GOX4を、酸化シリコン膜PREOX1と、この酸化シリコン膜PREOX1上に形成された酸化シリコン膜OX1と、酸化シリコン膜OX1上に形成された窒化シリコン膜SN1と、窒化シリコン膜SN1上に形成された酸化シリコン膜OX2から形成している。 (もっと読む)


【課題】回路ブロックを構成するMOS型トランジスタを同一構造にしたまま駆動電圧を下げ、消費電力を低くすることができる複数の回路ブロックから構成される半導体装置の提供。
【解決手段】本半導体装置の構造は、消費電力を低くしたい回路ブロック11が設けられている半導体基板14の厚さ19を薄くすることにより、MOS型トランジスタの閾値を小さくでき、駆動電圧を下げ、所望の回路ブロックの消費電力を下げることができる。 (もっと読む)


【課題】 電源電圧依存性および温度依存性の低い参照電圧発生回路を提供し、もって受信感度の良好な受信回路を実現する。
【解決手段】 受信回路は、AMI符号化された一対の信号を増幅する差動増幅回路(11)と、差動増幅回路の出力と所定の参照電圧とを比較して入力信号の論理レベルを判別する受信データ判定回路(12)と、前記参照電圧を発生する参照電圧発生回路(13)とを備え、参照電圧発生回路は電源電圧を基準にした温度依存性の低い参照電圧を発生するように構成した。 (もっと読む)


【課題】MOS動作とIGBT動作との切替りを高精度に検出でき、当該高精度検出により低損失駆動が可能である高耐圧半導体装置及びそれを備えた電流制御装置を提供する。
【解決手段】P-型基板1の表面に形成されたN型のリサーフ領域5と、P型ベース領域10と、N+型エミッタ/ソース領域14と、ゲート絶縁膜7と、リサーフ領域5内に形成されたN+型ドレイン領域32及びP型コレクタ領域31と、ゲート絶縁膜7上に形成されたゲート電極90と、P型コレクタ領域31及びN+型ドレイン領域32に電気接続されたコレクタ/ドレイン電極110と、P型ベース領域10に電気接続されたバックゲート電極62と、N+型エミッタ/ソース領域14に電気接続されたエミッタ/ソース電極61とを備え、P型コレクタ領域31及びN+型ドレイン領域32は交互に接触するように配置されている。 (もっと読む)


【課題】SOCチップの面積増加を抑えつつ消費電力を抑制することができる半導体集積回路装置を実現する。
【解決手段】本発明の半導体集積回路装置は、互いに電源配線が分離された第1および第2の回路ブロックと、前記第1および第2の回路ブロックが形成されているSOCチップ12と、前記第1の回路ブロックからの制御信号に基づいて、前記第2の回路ブロックへの電源供給を制御するレギュレータ回路が形成されているSWチップ16a〜16cを有する。 (もっと読む)


【課題】液晶パネル等を駆動する半導体集積回路は、表示用の電極から受電する電磁妨害波により過電圧が発生する。この過電圧から保護するためESD保護回路を設けているが、このESD保護回路により出力電圧が変動する問題があった。
【解決手段】STN液晶パネル等を駆動する半導体集積回路は、セグメント端子26と内部ノードN3とを接続する配線25の途中に、N型ウエル40を形成している。更に、セグメント端子26に入力される入射ノイズIW1を、ESD保護回路24により電源電圧VDD又は電源電圧VSSに制限されない振幅に減衰させるように、N型ウエル40による抵抗値が、設定されている。これにより、内部ノードN3の電圧がESD保護回路24によりクランプされることにより発生する、セグメント信号SEGにおける出力(電圧V1〜V4)の変動を、抑えることができる。 (もっと読む)


【課題】デプレッション型MOSトランジスタとエンハンス型MOSトランジスタによって形成される基準電圧発生回路装置の面積を大きくすることなく基準電圧の温度特性を向上させる。
【解決手段】デプレッション型MOSトランジスタの濃度プロファイルを、第一導電型チャネル領域の基板表面側の不純物濃度が薄く、かつ前記第一導電型チャネル領域と第二導電型の基板領域もしくはウェル領域にて形成されるPN接合付近の前記第一導電型チャネル領域の不純物濃度が濃くなるように制御することで基準電圧の温度特性を向上させる。 (もっと読む)


【課題】デプレッション型MOSトランジスタとエンハンス型MOSトランジスタによって形成される基準電圧発生回路装置の面積を大きくすることなく基準電圧の温度特性を向上させる。
【解決手段】デプレッション型MOSトランジスタの濃度プロファイルを、第一導電型チャネル領域の基板表面側の不純物濃度が薄く、かつ前記第一導電型チャネル領域と第二導電型の基板領域もしくはウェル領域にて形成されるPN接合付近の前記第一導電型チャネル領域の不純物濃度が濃くなるように制御することで基準電圧の温度特性を向上させる。 (もっと読む)


【課題】低い電源電圧で駆動でき、かつ、電源電圧の変動に対して安定な基準電圧を生成するとともに、基準電圧の温度係数が製造工程におけるパラメータの変動に影響されにくい半導体装置を提供することである。
【解決手段】第1のトランジスタのコレクタ端子と第2のトランジスタのエミッタ端子とを接続して出力端子とし、第1のトランジスタのベース端子と第2のトランジスタのベース端子とを接続して第1のベース端子とし、第1のトランジスタと第2のトランジスタとは同一構造であり、第1のベース端子には、第1のトランジスタのエミッタ側pn接合がわずかに順方向バイアスされる動作領域から逆方向バイアスされる動作領域となる範囲の電圧を印加され、供給電圧には、第1及び第2のトランジスタがnpn、又はpnpかによって、正の電圧又は負の電圧を印加される半導体装置。 (もっと読む)


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