【課題】バルク半導体基板上に形成されるトンネルトランジスタ同士を電気的に分離することが可能な半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、半導体基板と、前記半導体基板内に形成された第１および第２の素子分離絶縁膜とを備える。さらに、前記装置は、前記第１および第２の素子分離絶縁膜間の前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極を備える。さらに、前記装置は、前記半導体基板内に前記ゲート電極を挟むように形成された、第１導電型の第１の主端子領域および前記第１導電型とは逆導電型の第２導電型の第２の主端子領域を備える。さらに、前記装置は、前記半導体基板内に前記第１および第２の素子分離絶縁膜に接するように形成され、前記第１および第２の主端子領域の下面よりも深い位置に上面を有する、前記第２導電型の第１の拡散層を備える。 （もっと読む）

【課題】回路特性の向上が可能な、有機トランジスタよりなる論理回路を有する半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、ドライバトランジスタ(PTD)とロードトランジスタ(PTL)を有する論理回路を含む半導体装置であって、ドライバトランジスタの能動層は、第１のｐ型有機半導体層(5D)からなり、ロードトランジスタの能動層は、第２のｐ型有機半導体層(5L)からなり、ロードトランジスタの閾値電圧(VthL)はドライバトランジスタの閾値電圧(VthD)よりも高い。ｐ型有機半導体(5D,5L)の膜厚を変えることにより、閾値を変化させる。ｐ型有機半導体(5D,5L)の材料を変えることにより、閾値を変化させる。第１のｐ型有機半導体層(5D)にドナーを含ませる。第２のｐ型有機半導体層(5L)にアクセプターを含ませる。かかる構成により、論理回路の特性を向上させることができる。 （もっと読む）

【課題】回路面積が小さい、またはトランジスタの劣化を防止するよう形成された、有機トランジスタと無機トランジスタとを備えた半導体装置を提供する。
【解決手段】本発明の一形態の半導体装置としてのＣＭＯＳ回路は、（ａ）基板１００と、（ｂ）有機半導体層１０６ａを含むｐ型有機トランジスタＰＴと、（ｃ）ｐ型有機トランジスタＰＴの上層に設けられた無機半導体層１２６ａを含むｎ型無機トランジスタＮＴと、を備える。さらに、ｎ型無機トランジスタＮＴのチャネル領域１２６は、ｐ型有機トランジスタＰＴのチャネル領域１０６と、平面視において少なくとも部分的に重なっている。 （もっと読む）

【課題】ホール移動度を向上し、ジャンクションリークを低減する。
【解決手段】ＤＳＢ（Direct Silicon Bonded）基板は、第１の基板および第２の基板を含み得る。ここで、第２の基板は、第１の基板に比べて、４５度の結晶方位ねじれ角に回転され得る。閾値電圧（Ｖｔ）に基づいて調整された厚さを備えるＤＳＢ基板を含む半導体装置および半導体装置の製造方法が開示されている。言い換えると、より厚い基板または層が高閾値電圧（ＨＶｔ）に対応し、より薄い基板または層が低閾値電圧（ＬＶｔ）に対応し得る。この薄膜化により、ＬＶｔ装置において、さらに移動度が向上する。 （もっと読む）

【課題】ｄｖ／ｄｔサージにより、支持基板と活性層との間の絶縁膜にて構成される寄生容量を充放電する変位電流が発生することを抑制し、回路の誤動作を防止する。
【解決手段】低電位基準回路部ＬＶの下と高電位基準回路部ＨＶの下にのみ支持基板２を残す。これにより、支持基板２のうち低電位基準回路部ＬＶの下の部分と高電位基準回路部ＨＶの下の部分とが絶縁部材３０にて絶縁された状態となる。さらに、高電位基準回路部ＨＶと支持基板２との間および低電位基準回路部ＬＶと支持基板２との間の双方、もしくは、少なくとも高電位基準回路部ＨＶと支持基板２との間を同電位にする。 （もっと読む）

【課題】チャネル領域のゲート幅方向に与える応力を移動度が向上する方向に働かすとともに、ソース・ドレイン領域表面にシリサイド層を形成した際のリークを防止する。
【解決手段】半導体基板１１に素子形成領域１２を挟み、半導体基板１１に埋め込まれるように素子分離領域１３を形成する工程と、素子形成領域１２上にそれを横切るようにダミーゲート５２を形成する工程と、ダミーゲート５２の両側の素子形成領域１２にソース・ドレイン領域の接合位置が素子分離領域１３の表面より深い位置にしてソース・ドレイン領域２７、２８を形成する工程と、半導体基板１１上にダミーゲート５２の表面を露出させて第１層間絶縁膜４２を形成する工程と、ダミーゲート５２を除去して溝２９を形成する工程と、溝２９内の素子分離領域１３の上部を除去する工程と、溝２９内の半導体基板１１上にゲート絶縁膜２１を介してゲート電極２２を形成する工程とを備えている。 （もっと読む）

【課題】酸化シリコン膜のエッチングに対するエッチング耐性を有する応力膜を形成することで、応力膜の上記エッチング時の膜減りを低減することを可能にする。
【解決手段】半導体基板１１上にゲート電極形成溝２３が形成されたサイドウォール絶縁膜２１と、ゲート電極形成溝２３内の半導体基板１１上にゲート絶縁膜２４を介して形成されたゲート電極２５と、ゲート電極２５の側壁にサイドウォール絶縁膜２４を介して半導体基板１１上に形成されていて応力を有する第１応力膜５１と、第１応力膜５１の外側の半導体基板１１上に形成されていて第１応力膜５１と同種の応力を有する第２応力膜５２とを有し、第１応力膜５１および第２応力膜５２は酸化シリコン膜をエッチングするときのエッチング種に対するエッチング耐性を有し、第１応力膜５１は第２応力膜５２よりも前記エッチング種に対するエッチング耐性が強いことを特徴とする。 （もっと読む）

可撓性基板上に、自己整合シリコン薄膜トランジスタを製造するシステム及び方法。前記システム及び方法は、高いパフォーマンスのトランジスタを製造するために、精密さ、レゾリューション、レジストレーションが達成されるよう、レーザアニール、エッチング技術、レーザドーピングを全て低温度で行いつつ、化学気相堆積、プラズマエンハンスト気相堆積、プリント、コーティング、及び他の堆積処理といった堆積処理を組み込むとともに組み合わせている。そのようなＴＦＴはディスプレイ、パッケージング、ラベリング等に使用できる。
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【課題】非導通ＭＯＳＦＥＴを介した高周波信号の接地への漏れを抑制し、信号伝送損失が低減された高周波スイッチを提供する。
【解決手段】第１の端子と第２の端子との間に、第１のゲート電圧の変化により同時に導通または非導通とされ、直列接続された第１及び第２のスルーのＭＯＳＦＥＴと、前記第１の端子と第３の端子との間に、第２のゲート電圧の変化により同時に非導通または導通とされ、直列接続された第３及び第４のスルーＭＯＳＦＥＴと、を備え、直列接続されたスルーのＭＯＳＦＥＴのバックゲートは、２つのスルーのＭＯＳＦＥＴの間の点と接続され、前記第１の端子は、前記第２の端子及び前記第３の端子のいずれかに相補的に接続されることを特徴とする高周波スイッチが提供される。 （もっと読む）

【課題】半導体装置において半導体素子間の分離を好適に達成するとともに半導体装置の小型化を図ること。
【解決手段】半導体基板１と、半導体基板１上に形成されたエピタキシャル層２と、半導体基板１とエピタキシャル層２との間に形成された埋め込み層３と、エピタキシャル層２表面から埋め込み層３に達する第１のトレンチ７と、第１のトレンチ７内に埋め込まれるとともに埋め込み層３と接続されたドレイン取出電極８ｂと、ドレイン取出電極８ｂを電極とした半導体素子と、エピタキシャル層２表面からその半導体素子を囲むように設けられた第２のトレンチ５とを備え、第２のトレンチ５内の少なくとも側壁を絶縁膜６ａで被覆した。 （もっと読む）

【課題】電子又はホールの移動度を向上でき、接合リーク電流の発生を抑制できる半導体装置を提供する。
【解決手段】半導体装置は、第１半導体層１６と、前記第１半導体層の主表面領域中に設けられた第１導電型の第１絶縁ゲート型電界効果トランジスタＰ１と、前記第１半導体層の裏面に設けられ、前記第１絶縁ゲート型電界効果トランジスタの動作時に、前記第１絶縁ゲート型電界効果トランジスタのチャネル領域に、チャネル長方向に沿った第１の応力を加える電歪層１６Ｐとを具備する。 （もっと読む）