【課題】能動素子または受動素子が一つの半導体基板に複数個形成されてなる半導体装置およびその製造方法であって、両面電極素子についても絶縁分離と集積化が可能であり、安価に製造することのできる半導体装置およびその製造方法を提供する。
【解決手段】半導体基板２０が、当該半導体基板２０を貫通する絶縁分離トレンチＴに取り囲まれて、複数のフィールド領域Ｆ１〜Ｆ８に分割されてなり、複数個の能動素子３１〜３３，４１〜４３または受動素子５１，５２が、それぞれ異なるフィールド領域Ｆ１〜Ｆ８に分散して配置されてなり、二個以上の素子が、当該素子に通電するための一組の電極ｄｒ１，ｄｒ２が半導体基板２０の両側の表面Ｓ１，Ｓ２に分散して配置されてなる、両面電極素子４１〜４３，５１，５２である半導体装置１００とする。 （もっと読む）

【課題】 少ない工程数で形成でき、耐熱性に優れた温度センサを備える炭化珪素半導体装置を得る。
【解決手段】 炭化珪素基板１の活性領域ＡＲに形成された半導体素子と、活性領域ＡＲを取り囲むように炭化珪素基板１中に形成されたウエル領域５と、炭化珪素基板１上に配設される多結晶シリコンからなるゲート電極８と、ゲート電極８と同時に形成され、その一部を用いて形成した測温抵抗体１７と、を備えることを特徴とする。 （もっと読む）

【課題】高い電流増幅率と高いアーリー電圧を両立することができ、ＣＭＯＳトランジスタとともに製造する場合でもより少ない製造工程により製造することができる半導体デバイスを提供する。
【解決手段】基板Ｐ１１の表面に形成された第１導電型のベースＰ１４と、ベースの表面に形成された第２導電型のエミッタＮ２３と、ベースの表面においてエミッタと離間して配置され、エミッタから第１の種類のキャリアを受け取るとともに、その第１の種類のキャリアをベースへ注入する、第２導電型のドープ領域Ｎ２４と、ベースを挟んで、エミッタおよびドープ領域の反対側に形成された、第２導電型のコレクタＮ１５とを備える。 （もっと読む）

【課題】本発明は、半導体装置に負電流が流れた場合でも、回路素子を構成する深い半導体層の電位に対して、半導体基板の電位が低くなるのを抑制して寄生素子を作動させず、半導体装置の誤動作を防止する。
【解決手段】本発明は、ｎ型の半導体基板３と、半導体基板３の一面に形成し、接続する負荷に電力を供給する電力素子１と、ｎ型のソース・ドレイン領域を有するＭＯＳトランジスタ２ｃを少なくとも１つ含む回路素子２と、電力素子１および回路素子２に対し独立して配置したｐ型の半導体層４と、半導体基板３および半導体層４と接続する外部回路とを備えている。外部回路は、電源と、電源に一端を接続する抵抗素子と、抵抗素子の他端にアノード電極を接続し、カソード電極をＧＮＤ接地するダイオードとを有し、抵抗素子の他端に半導体層４を接続する。 （もっと読む）

【課題】バーティカル型のバイポーラトランジスタにおいて、エミッタ領域からベース領域にかけて存在する界面準位を安定に低減することを可能とした半導体装置とその製造方法を提供する。
【解決手段】バーティカル型のバイポーラトランジスタ１０は、シリコン基板１に形成されたＰ型のベース領域１３と、シリコン基板１に形成されてベース領域１３に接するエミッタ領域１５と、シリコン基板１の表面であってベース領域１３とエミッタ領域１５との境界部２１上に形成されたシリコン酸化膜１７と、シリコン酸化膜１７上に形成されたポリシリコンパターン１９と、を有する。シリコン酸化膜１７とシリコン基板１との界面に塩素が１×１０^１７ｃｍ^−３以上の濃度で存在する。 （もっと読む）

【課題】高いスループットで製造するために有利な製造方法を提供する。
【解決手段】第１領域１０１および第２領域１０２を有する半導体基板において、第１絶縁膜１１２、第２絶縁膜１１３および第３絶縁膜１２２を貫通する第１コンタクトホール形成工程と、第４絶縁膜１２０、第５絶縁膜１２１および第６絶縁膜１２２を貫通する第２コンタクトホール形成工程とを含み、前記第１，３，４，６絶縁膜は第１組成を有し、前記第２，４絶縁膜は前記第１組成とは異なる第２組成を有し、開口工程では、前記第２絶縁膜をエッチングストッパとして前記第３絶縁膜をエッチング後に、前記第２絶縁膜および前記第１絶縁膜を互いに異なるエッチング条件で第１コンタクトホールを形成し、前記第５絶縁膜をエッチングストッパとして前記第６絶縁膜をエッチング後に、前記第５，４絶縁膜を同一のエッチング条件で連続的にエッチングして、前記第２コンタクトホールを形成する。 （もっと読む）

【課題】ホモエピタキシャルＬＥＤ、ＬＤ、光検出器又は電子デバイスを形成するために役立つＧａＮ基板の形成方法の提供。
【解決手段】約１０^４／ｃｍ^２未満の転位密度を有し、傾角粒界が実質的に存在せず、酸素不純物レベルが１０^１９ｃｍ^−３未満の窒化ガリウムからなる単結晶基板上に配設された１以上のエピタキシャル半導体層を含むデバイス。かかる電子デバイスは、発光ダイオード（ＬＥＤ）及びレーザーダイオード（ＬＤ）用途のような照明用途、並びにＧａＮを基材とするトランジスター、整流器、サイリスター及びカスコードスイッチなどのデバイスの形態を有し得る。また、約１０^４／ｃｍ^２未満の転位密度を有し、傾角粒界が実質的に存在せず、酸素不純物レベルが１０^１９ｃｍ^−３未満の窒化ガリウムからなる単結晶基板を形成し、該基板上に１以上の半導体層をホモエピタキシャルに形成する方法及び電子デバイス。 （もっと読む）

【課題】横型ＤＭＯＳの素子面積の増大を抑制し高耐圧化をはかる。
【解決手段】第１の半導体素子100Ａは、第１半導体層１２Ａと、第２半導体層１４Ａと、第２半導体層に隣接する第３半導体層１６Ａと、第１絶縁層２０Ａと、第２半導体層の表面に選択的に設けられた第１ベース領域３０Ａと、第１ベース領域の表面に選択的に設けられた第１ソース領域３２Ａと、第１絶縁層の内部に設けられた第１ゲート電極４０Ａと、第１ベース領域の下に設けられ、第１半導体層の表面から第１ベース領域の側に延在する第１ドリフト層１８Ａと、第１ソース領域３２Ａに対向し、第１絶縁層２０Ａを挟んで第３半導体層１６Ａの表面に設けられた第１ドレイン領域３４Ａを有す。第１ドリフト層１８Ａの不純物元素の濃度は、第１半導体層１２Ａの不純物元素の濃度よりも低い。第１ドリフト層の不純物元素の濃度は、第２半導体層１４Ａの不純物元素の濃度よりも高い。 （もっと読む）

【課題】不純物イオンの注入による悪影響を防止しつつ水平方向の耐圧を向上できる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、素子を構成し、電流が流れる一対の不純物領域が、半導体基板の第１主面の表層に形成されたものであり、水平方向の耐圧を確保するため、フィールドプレート３３を有している。これに加えて、この半導体装置は、半導体基板の表面から、素子の電流経路となる第１不純物領域３７および第２不純物領域３８よりも深い所定の深さおいて、少なくとも第１不純物領域および第２不純物領域の間の領域に半導体基板と同一成分の非晶質層２４を有する。この非晶質層は、単結晶および多結晶よりも高抵抗の層であり、擬似的なフィールドプレートとして機能する。そして、この非晶質層は、不活性元素のイオン注入により形成される。 （もっと読む）

【課題】 ダイオードにおけるスイッチング時の損失を低減することが可能な技術を開示する。
【解決手段】 本明細書で開示するダイオードは、カソード電極と、第１導電型の半導体からなるカソード領域と、低濃度の第１導電型の半導体からなるドリフト領域と、第２導電型の半導体からなるアノード領域と、金属からなるアノード電極を備えている。そのダイオードは、前記ドリフト領域と前記アノード領域の間に形成された、前記ドリフト領域よりも濃度が高い第１導電型の半導体からなるバリア領域と、前記バリア領域と前記アノード電極を接続するように形成された、前記バリア領域よりも濃度が高い第１導電型の半導体からなるピラー領域を備えている。そのダイオードでは、前記ピラー領域と前記アノード電極がショットキー接合している。 （もっと読む）

【課題】素子特性を悪化させず、アクティブ領域を終端領域に対して、簡単な方法により電気的に独立させることができ、さらには素子サイズの小型化を図ることができる半導体装置およびその製造方法を提供すること。
【解決手段】エピタキシャル層２３のアクティブ領域１２と終端領域１１との間に、エピタキシャル層２３の表面２４を形成するように、当該表面２４に沿って全体にわたって形成されたチャネル層２６を、ゲートトレンチ２８の深さＤ_１と同じ深さＤ_２を有するアイソレーショントレンチ３９で分断する。互いに同じ深さのゲートトレンチ２８およびアイソレーショントレンチ３９は、同一のエッチング工程で形成される。 （もっと読む）

【課題】シリコン内にダイオード構造を位置させた半導体製造方法を提供する。
【解決手段】トレンチポリシリコンダイオードを製造する方法は、Ｎ＋（Ｐ＋）型基板上にＮ−（Ｐ−）型エピタキシャル領域を形成すること、エピタキシャル領域内にトレンチを形成すること、さらに、前記トレンチ内に絶縁層を形成し、前記トレンチをポリシリコンで充填する。さらに、Ｐ＋（Ｎ＋）型ドーパントをインプラントして、前記トレンチ内に前記ポリシリコンのＰ＋（Ｎ＋）型領域を、Ｎ＋（Ｐ＋）型ドーパントをインプラントして、前記トレンチ内に前記ポリシリコンのＮ＋（Ｐ＋）型領域を形成しトレンチ内にポリシリコンダイオードを形成することを含み、ダイオードの一部は、トレンチの上面より低い。 （もっと読む）

【課題】ＳｉＣが用いられる半導体層中において、簡易な工程で再現性よく埋め込み絶縁層を形成する。
【解決手段】単結晶のＳｉＣ１２の表面の温度を局所的に急激に上昇させ、その後で急激に冷却することによって、単結晶を局所的に非晶質化層３０を形成することができる。この非晶質層３０は、元の単結晶ＳｉＣの導電型や抵抗率に関わらず、高抵抗層（絶縁層）となる。このため、こうした非晶質層を埋め込み絶縁層と同様に使用することができる。このためには、（１）レーザー光を効率的に吸収する層１００を局所的に半導体層の上に形成してからレーザー光を照射する、（２）レーザー光を局所的に半導体層に照射する、という２つの手段のいずれかを用いることができる。 （もっと読む）

【課題】縦型トランジスタの特性にばらつきが生じることを抑制する。
【解決手段】半導体基板１００には縦型ＭＯＳトランジスタ２０が形成されている。半導体基板１００の表面上には、第１層間絶縁膜３００及び第１ソース配線３１２が形成されている。第１ソース配線３１２は、第１層間絶縁膜３００上に形成されており、平面視で縦型ＭＯＳトランジスタ２０と重なっている。第１層間絶縁膜３００にはコンタクト３０２が埋め込まれている。コンタクト３０２は、縦型ＭＯＳトランジスタ２０のｎ型ソース層１４０と第１ソース配線３１２とを接続している。そして第１ソース配線３１２には、複数の開口３１６が形成されている。 （もっと読む）

【課題】トランジスタ特性のバラツキが低減された半導体装置を提供する。
【解決手段】ＳＯＩ基板１０１は、Ｐ型半導体層１０２の上にＮ型半導体層１０４が形成された半導体基板１２、その上に形成されたＢＯＸ層１０６、及びＢＯＸ層上に形成されたＳＯＩ層１０８を有する。第１素子分離絶縁層１１０ｂは、ＳＯＩ基板１０１に埋め込まれ、下端１６がＰ型半導体層１０２に達し、第１素子領域（ＮＦＥＴ領域３０）と第２素子領域（ＰＦＥＴ領域４０）とを分離する。Ｐ型トランジスタ１３０ｂは、第１素子領域４０に位置し、チャネル領域１２０ｂを有し、Ｎ型トランジスタ１３０ａは、ＮＦＥＴ領域３０に位置し、チャネル領域１２０ａを有する。第１バックゲートコンタクト１３４ｂは、第１素子領域４０に位置する第２導電型層層１０４に、第２バックゲートコンタクト１３４ａは、第２素子領域３０に位置する第２導電型層１０４に接続される。 （もっと読む）

【課題】縦型バイポーラトランジスタのＳＯＡ（安全動作領域）が狭くなることを抑制する。
【解決手段】ｐ型ベース層１５０は、厚さ方向の不純物プロファイルにおいて、第１のピーク、第２のピーク、及び第３のピークを有している。第１のピークは、最も半導体基板１００の表面側に位置している。第２のピークは、第１のピークよりも半導体基板１００の裏面側に位置しており、第１のピークよりも高い。第３のピークは、第１のピークと第２のピークの間に位置している。 （もっと読む）

【課題】耐圧の向上が図られる半導体装置を提供する。
【解決手段】ｎ-型半導体領域には、ドレイン領域となるｎ-型の拡散領域が形成されている。ｎ-型の拡散領域の周囲を取囲むようにｐ型の拡散領域が形成されている。ｐ型の拡散領域には、ソース領域となるｎ+型の拡散領域が形成されている。ｎ-型の拡散領域の直下には、ｐ-型の埋め込み層１３が形成されている。ｎ-型の半導体領域の領域には、高電位が印加されるｎ+型の拡散領域が形成され、そのｎ+型の拡散領域の表面上には電極が形成されている。電極とドレイン電極とは、配線２０によって電気的に接続されている。配線２０の直下に位置する部分に、ｐ-埋め込み層１３に達するトレンチ３ａが形成されて、ポリシリコン膜８１が形成されている。 （もっと読む）

【課題】 シリコンビームを使用しかつダブルゲートを有する半導体装置のおけるプロセスばらつきによる抵抗値ばらつきを防止する。
【解決手段】 端部に凹部を有する基板１と、基板１の凹部に一部が埋め込まれた一対のゲート電極４と、基板１の表面であって一対のゲート電極４の間に形成された拡散層７を有し、ゲート電極４と拡散層７の間の電位を変化させることにより、拡散層７の抵抗値を変化させる。 （もっと読む）

【課題】ＢｉＣＭＯＳプロセスにより製造される半導体装置において、Ｖ−ＮＰＮトランジスタの製造工程を合理化する。また、そのトランジスタのｈＦＥを大きな値に調整する。
【解決手段】Ｎ＋型エミッタ領域１４Ｅの下のＰ型ベース領域７の底部に接触してＮ型ベース幅制御層９が形成されている。Ｎ型ベース幅制御層９が形成されることで、Ｎ＋型エミッタ領域１４Ｅの下のＰ型ベース領域７が局所的に浅くなっている。また、Ｐ型ベース領域７は、Ｐ型ウエル領域６の形成工程を用いて形成し、Ｎ型ベース幅制御層９は、Ｎ型ウエル領域８の形成工程を用いて形成することにより、工程合理化を図ることができる。 （もっと読む）

【課題】互いに絶縁分離された複数の素子を有する半導体装置の小型化と、その製造コストの低減とを実現できるようにする。
【解決手段】半導体装置は、第１の素子１５１、第２の素子１５２、第３の素子１５３及び第４の素子１５４を備えている。基板１００は、基板を貫通する第１素子分離領域１３１により互いに分離された第１の区画１０１及び第２の区画１０２を有している。第１の区画は、第２素子分離領域１３２により互いに分離された第１素子領域１２１及び第２素子領域１２２を含む。第２の区画は、第３素子分離領域１３３により互いに分離された第３素子領域１２３及び第４素子領域１２４を含み、基板の裏面に露出した裏面拡散層を有している。第３の素子は、第３素子領域に形成され、第４の素子は、第４素子領域に形成され、第３の素子及び第４の素子は、裏面拡散層１０５を介在させて互いに接続されている。 （もっと読む）