【課題】ＰチャネルＭＯＳＦＥＴの閾値電圧の上昇を防ぎつつ、ＮチャネルＭＯＳＦＥＴの閾値電圧の制御を確実に行う。
【解決手段】半導体装置１は、半導体基板１０にゲート絶縁膜を形成し、ＮチャネルＭＯＳＦＥＴ形成領域に形成されたゲート絶縁膜に開口部を有し、かつゲート絶縁膜を覆うマスクを形成し、ＮチャネルＭＯＳＦＥＴ形成領域に位置するゲート絶縁膜上、およびＰチャネルＭＯＳＦＥＴ形成領域に形成されたマスク上に第１の金属層を形成し、ＮチャネルＭＯＳＦＥＴ形成領域に形成されたゲート絶縁膜中に第１の金属層を形成する金属を熱処理により拡散させること、により製造される。 （もっと読む）

【課題】狭額縁化が可能であり、表示特性に優れた表示装置を提供する。
【解決手段】第１の逆スタガ型薄膜トランジスタ及び第２の逆スタガ型薄膜トランジスタにより構成されるＥＤＭＯＳ回路を有する論理回路部を有し、第１の逆スタガ型薄膜トランジスタは、第１のゲート電極、ゲート絶縁層、第１の半導体層、第１の一対の不純物半導体層、及び第１の一対の配線を有し、第１の半導体層は、ドナーとなる不純物元素を含む微結晶半導体層と、混合領域と、非晶質半導体を含む層とが積層され、第２の逆スタガ型薄膜トランジスタは、第２のゲート電極、ゲート絶縁層、第２の半導体層、第２の一対の不純物半導体層、及び第２の一対の配線を有し、第２の半導体層は、微結晶半導体層と、非晶質半導体層とが積層されている表示装置。 （もっと読む）

【課題】単結晶シリコン基板よりも大面積な基板に、均一な質を有する複数の単結晶半導体層を貼り付けたＳＯＩ基板の作製方法を提供することを課題とする。
【解決手段】熱処理において、ベース基板支持及び単結晶半導体基板保持のトレイとして、凹部の底が深く、ベース基板に貼り付けられた単結晶半導体基板と接触しないトレイを用いて、単結晶半導体基板の熱分布の均一化を図る。また、該トレイの各々の凹部の間にベース基板支持部を設けることによって、該トレイとベース基板との接触面積を低減する。以上より、単結晶半導体基板から単結晶半導体層を分離する熱処理の際、単結晶半導体基板及びベース基板の熱分布が均一になるようにする。 （もっと読む）

【課題】ｐＭＯＳトランジスタにｃＳｉＧｅとｅＳｉＧｅを適用し、且つゲート絶縁膜におけるダメージ発生を防止でき、素子特性の向上及びしきい値制御性の向上をはかる。
【解決手段】ｐＭＯＳトランジスタのチャネル部及びソース・ドレイン領域にＳｉＧｅを用いた半導体装置において、Ｓｉ基板２０２上の一部に形成され、ｐＭＯＳトランジスタのチャネルとなる第１のＳｉＧｅ層２０５と、第１のＳｉＧｅ層２０５上にゲート絶縁膜２０６を介して形成されたゲート電極２０８と、ｐＭＯＳトランジスタのソース・ドレイン領域に埋め込み形成され、且つチャネル側の端部が基板表面よりも深い位置でチャネル側に突出するように形成された第２のＳｉＧｅ層２１４と、第１のＳｉＧｅ層２０５と第２のＳｉＧｅ層２１４とを分離するように、基板の表面部でＳｉＧｅ層２０５，２１４間に挿入されたＳｉ層２２２とを備えた。 （もっと読む）

【課題】
ＣＭＯＳトランジスタの一方のキャップ誘電体膜に対するアニール条件を、ＣＭＯＳトランジスタの他方のキャップ誘電体膜に対するアニール条件とは独立に設定する。
【解決手段】
シリコン基板に、ｎ型ウェルおよびｐ型ウェルを形成し、シリコン基板上方にＨｆＯ等の第１の高誘電率絶縁膜、ＡｌＯ等の第１のキャップ誘電体膜を積層し、ｐ型ウェル上方から、少なくとも第１のキャップ誘電体膜を除去し、第１の温度で第１のアニールを行なって、第１のキャップ誘電体膜の構成元素Ａｌ等をｎ型ウェル上方の第１の高誘電率絶縁膜中へ拡散させ、ｐ型ウェルおよびｎ型ウェル上方にＨｆＯ等の第２の高誘電率絶縁膜、ＬａＯ等の第２のキャップ誘電体膜を積層し、ｎ型ウェル上方の第２のキャップ誘電体膜を除去し、第１の温度より低い第２の温度で、第２のアニールを行なって、第２のキャップ誘電体膜の構成元素Ｌａ等をｐ型ウェル上方の第２の高誘電率絶縁膜中へ拡散させる。 （もっと読む）

【課題】酸化物半導体層を用いた薄膜トランジスタにおいて、酸化物半導体層とソース電極層又はドレイン電極層との間のコンタクト抵抗を低減し、電気特性を安定させた薄膜トランジスタを提供する。また、該薄膜トランジスタの作製方法を提供する。
【解決手段】酸化物半導体層を用いた薄膜トランジスタにおいて、酸化物半導体層の上に、酸化物半導体層より導電率の高いバッファ層を形成し、該バッファ層の上にソース電極層及びドレイン電極層を形成し、酸化物半導体層とソース電極層又はドレイン電極層とがバッファ層を介して電気的に接続されるように薄膜トランジスタを形成する。また、バッファ層に逆スパッタ処理及び窒素雰囲気下での熱処理を行うことにより、酸化物半導体層より導電率の高いバッファ層を形成する。 （もっと読む）

【課題】簡易な手順で、高誘電率ゲート絶縁膜とメタルゲート電極とのゲートスタック構造を有する相補型トランジスタの閾値を調整する。
【解決手段】相補型トランジスタの第１導電型のトランジスタ（１６２）の閾値電圧を変化させる第１の調整用金属を第１導電型のトランジスタ（１６２）および第２導電型のトランジスタ（１６０）に同時に添加し、第２導電型のトランジスタ（１６０）のメタルゲート電極（１１０ａ）上から第１の調整用金属の拡散を抑制する拡散抑制元素を添加する。 （もっと読む）

【課題】High-k/metalゲート電極構造において各極性のＦＥＴに要求される仕事関数値を実現する。
【解決手段】第１の領域と第２の領域とを有する半導体基板１０１の上にゲート絶縁膜１０３を形成する。次に、ゲート絶縁膜１０３の上に第１の金属窒化膜１０５を堆積する。次に、第１の金属窒化膜１０５における第２の領域に位置する部分を除去することにより、ゲート絶縁膜１０３における第２の領域に位置する部分を露出させる。次に、ゲート絶縁膜１０３における第２の領域に位置する部分の上に、第１の金属窒化膜１０５と同じ金属窒化物からなる第２の金属窒化膜１０７を形成する。 （もっと読む）

【課題】メタルゲート電極を有するｐチャネル型電界効果トランジスタにおいて、所望するしきい値電圧を安定して得ることのできる技術を提供する。
【解決手段】半導体基板１上に形成されたＨｆＳｉＯＮ膜からなるゲート絶縁膜５ｈ上に、Ｍｅ−Ｏ−Ａｌ−Ｏ−Ｍｅ結合を含むＭｅ_１−ｘＡｌ_ｘＯ_ｙ（０．２≦ｘ≦０．７５、０．２≦ｙ≦１．５）組成の導電性膜を一部に有するメタルゲート電極６、またはＭｅ−Ｏ−Ａｌ−Ｎ−Ｍｅ結合を含むＭｅ_１−ｘＡｌ_ｘＮ_１−ｚＯ_ｚ（０．２≦ｘ≦０．７５、０．１≦ｚ≦０．９）組成の導電性膜を一部に有するメタルゲート電極６を形成する。 （もっと読む）

【課題】基板上に抵抗素子を備える半導体装置において、シリコン抵抗素子の抵抗値の低下を防ぐ。
【解決手段】半導体装置１は、基板１０上に、ＭＩＰＳ構造を有するＭＯＳトランジスタとシリコン抵抗素子を備える。抵抗素子は、基板１０の上に設けられた金属膜２８と、金属膜２８の上に設けられた絶縁膜３０と、絶縁膜３０の上に設けられたシリコン層３７と、からなる。絶縁膜３０は、シリコン酸化膜、シリコン窒化膜、ＨｆＳｉＯＮ、ＨｆＯ_２、ＺｒＯ_２、ＨｆＡｌＯ、Ａｌ_２Ｏ_３から選ばれる少なくとも一つを有する。 （もっと読む）

【課題】ハーフピッチサイズが３２ｎｍ以下のＣＭＩＳデバイスを有する半導体装置において、ｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタのそれぞれの閾値電圧を適切に設定することのできる技術を提供する。
【解決手段】ｐＭＩＳ形成領域に、主としてＡｌが拡散した高誘電体膜５ｈ（例えばＨｆＯ_２膜）により構成されるゲート絶縁膜５ならびに下層メタルゲート電極６Ｄと上層メタルゲート電極６Ｕとの積層膜からなるメタルゲート電極６を有するｐＭＩＳ１００ｐを形成し、ｎＭＩＳ形成領域に、主としてＬａ（ランタン）が拡散した高誘電体膜５ｈ（例えばＨｆＯ_２膜）により構成されるゲート絶縁膜１１ならびに上層メタルゲート電極６Ｕからなるメタルゲート電極１２を有するｎＭＩＳ１００ｎを形成する。 （もっと読む）

【課題】ＥＯＴの増大及びキャリア移動度の低下を抑制しつつ、半導体基板表面に形成されている酸化膜と高誘電率絶縁膜との界面に、しきい値電圧を低減する電気双極子を形成可能な金属を添加する。
【解決手段】半導体基板１００上にゲート絶縁膜１４０を介してゲート電極１５０が形成されている。ゲート絶縁膜１４０は、酸素含有絶縁膜１０１と、第１の金属を含む高誘電率絶縁膜１０２とを有する。高誘電率絶縁膜１０２は、第１の金属とは異なる第２の金属をさらに含む。高誘電率絶縁膜１０２における第２の金属の組成比が最大になる位置は、高誘電率絶縁膜１０２と酸素含有絶縁膜１０１との界面及び高誘電率絶縁膜１０２とゲート電極１５０との界面のそれぞれから離れている。 （もっと読む）

【課題】基板上にヒューズ素子を備える半導体装置において、ヒューズを切断しやすくし、かつヒューズ切断状態を確実に得る。
【解決手段】半導体装置１は、基板１０上に、ＭＩＰＳ構造を有するＭＯＳトランジスタとヒューズ素子１００を備える。ヒューズ素子１００は、基板１０の上に設けられた金属膜２８と、金属膜２８の上に設けられた絶縁膜３０と、絶縁膜３０の上に設けられたシリコン層３４と、シリコン層３４の上の少なくとも一部を覆うシリサイド層７３と、からなる。 （もっと読む）

【課題】変調度の小さい搬送波であっても、安定して動作させる復調信号生成回路を有する半導体装置を提供する。
【解決手段】半導体装置は、アンテナ回路に接続された第１の復調回路と、アンテナ回路に接続された、第１の復調回路とは逆の極性の電気信号を復調する第２の復調回路と、第１の復調回路の出力部に接続された入力部を有する第１のバイアス回路と、第２の復調回路の出力部に接続された入力部を有する第２のバイアス回路と、第１の入力部と第２の入力部を有するコンパレータと、コンパレータの出力部に接続されたアナログバッファ回路と、アナログバッファ回路の出力部に接続されたパルス検出回路を有し、第１のバイアス回路の出力部は第１の入力部に接続され、第２のバイアス回路の出力部は第２の入力部に接続され、パルス検出回路は第１のバイアス回路及び第２のバイアス回路に接続されている復調信号生成回路を有する。 （もっと読む）

【課題】 トランジスタのスイッチング速度低下を防止することが可能な半導体装置の製造方法を提供する。
【解決手段】 本発明では、半導体基板１００上にゲート絶縁膜１０４を形成する工程と、ゲート絶縁膜１０４上に金属膜１０７を形成する工程と、金属膜１０７上に金属シリコン化合物膜１０８を連続して堆積する工程と、金属シリコン化合物膜１０８上にシリコン膜１１０を形成する工程と、金属膜１０７、金属シリコン化合物膜１０８及びシリコン膜１１０を加工する工程と、を備える。 （もっと読む）

【課題】ＴＦＴを用いた半導体装置において、ＴＦＴ中の汚染不純物を低減し、信頼性のあるＴＦＴを得ることを課題とする。
【解決手段】ガラス基板上のＴＦＴの被膜に存在する汚染不純物を、フッ素を含有する酸性溶液を被膜表面に接触させ、酸性溶液を一定方向に流すことにより、被膜表面の汚染不純物を除去することにより、信頼性のあるＴＦＴを得ることができる。なお、酸性溶液は、フッ酸とフッ化アンモニウムの混合比が体積比で１：５０のバッファードフッ酸を用いる。 （もっと読む）

【課題】相異なるスレショルド電圧を有する電界効果トランジスタを提供する。
【解決手段】ドープ半導体ウエル上に、複数種のゲート・スタック（１００〜６００）が形成される。ドープ半導体ウエル（２２、２４）上に、高誘電率（ｈｉｇｈ−ｋ）ゲート誘電体（３０Ｌ）が形成される。一つのデバイス領域中に金属ゲート層（４２Ｌ）が形成され、他のデバイス領域（２００、４００、５００、６００）ではｈｉｇｈ−ｋゲート誘電体は露出される。該他のデバイス領域中に、相異なる厚さを有するスレショルド電圧調整酸化物層が形成される。次いで、スレショルド電圧調整酸化物層を覆って導電性ゲート材料層（７２Ｌ）が形成される。電界効果トランジスタの一つの型は、ｈｉｇｈ−ｋゲート誘電体部分を包含するゲート誘電体を包含する。電界効果トランジスタの他の型は、ｈｉｇｈ−ｋゲート誘電体部分と、相異なる厚さを有する第一スレショルド電圧調整酸化物部分とを包含するゲート誘電体を包含する。相異なるゲート誘電体スタックと、同一のドーパント濃度を有するドープ半導体ウエルを用いることによって、相異なるスレショルド電圧を有する電界効果トランジスタが提供される。 （もっと読む）

【課題】結晶性に優れた結晶質半導体層を有するＳＯＩ基板を提供する。
【解決手段】支持基板上に、バッファ層を介して単結晶半導体基板から分離させた単結晶半導体を部分的に形成する。単結晶半導体基板は、加速されたイオンの照射とそれに伴う脆化層の形成、及び熱処理により、単結晶半導体を分離する。単結晶半導体上に非単結晶半導体層を形成し、レーザビームを照射することにより、非単結晶半導体層を結晶化させて、ＳＯＩ基板を作製する。 （もっと読む）

【課題】ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴを備える半導体装置において、ＰチャネルＭＯＳＦＥＴの閾値電圧のばらつきを抑制し、製造歩留まりを上げる。
【解決手段】半導体基板１０３の上にゲート絶縁膜１１０Ａ、１１０Ｂを形成した後、ＰチャネルＭＯＳＦＥＴ形成領域１０７に形成されたゲート絶縁膜１１０Ｂを第一マスク１１１で覆う。次に、ＮチャネルＭＯＳＦＥＴ形成領域１０６およびＰチャネルＭＯＳＦＥＴ形成領域１０７に第一金属層１１２を形成し、ＰチャネルＭＯＳＦＥＴ形成領域１０７から第一金属層１１２および第一マスク１１１を除去することにより、ＰチャネルＭＯＳＦＥＴ形成領域１０７に形成されたゲート絶縁膜１１０Ｂを露出させる。その後、ＮチャネルＭＯＳＦＥＴ形成領域１０６およびＰチャネルＭＯＳＦＥＴ形成領域に１０７ゲート電極を形成する。 （もっと読む）

【課題】（１１０）面を主面とする半導体基板に形成されたｐ型ＭＩＳトランジスタを備えた半導体装置において、ｐ型ＭＩＳトランジスタのさらなる性能向上を図る。
【解決手段】半導体装置は、（１１０）面を主面とする半導体基板１０に形成されたｐ型ＭＩＳトランジスタＰＴｒを備えた半導体装置である。ｐ型ＭＩＳトランジスタＰＴｒは、半導体基板１０における第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成され第１の金属膜１４ａ及び第１の金属膜１４ａ上に形成された第１のシリコン膜１５ａからなる第１のゲート電極１４Ａとを備えている。第１の金属膜１４ａは、膜厚が１ｎｍ以上であって且つ１０ｎｍ以下である。 （もっと読む）