【課題】ハイブリッド基板構造を有する半導体集積回路装置においては、ＳＯＩ−ＭＩＳＦＥＴとバルク−ＭＩＳＦＥＴの混在する結果、ゲートファースト方式で両方のＭＩＳＦＥＴを作製した場合、それぞれでゲート材料に合った構造設計が必要である。バルク−ＭＩＳＦＥＴはこれまでに多くの知見があり、ゲート材料変更に伴う構造変更は開発コストの増大を招くことになるため、可能な限りバルク−ＭＩＳＦＥＴの構造を維持したい。また従来のゲートラスト方式でゲート電極材料の変更を行う場合は、プロセスの複雑化や製造コスト増大などの問題を招く恐れがある。
【解決手段】本願発明は、半導体基板のデバイス面上にＳＯＩ構造とバルク構造が混在するハイブリッド基板構造を有する半導体集積回路装置において、前記デバイス面を基準とするＳＯＩ型ＭＩＳＦＥＴのゲート電極の高さを、バルク型ＭＩＳＦＥＴのゲート電極の高さよりも高くしたものである。 （もっと読む）

【課題】半導体装置の製造コストを低減することを課題の一とする。半導体装置の開口率
を向上することを課題の一とする。半導体装置の表示部を高精細化することを課題の一と
する。高速駆動が可能な半導体装置を提供することを課題の一とする。
【解決手段】同一基板上に駆動回路部と表示部とを有し、当該駆動回路部は、ソース電極
及びドレイン電極が金属によって構成され、且つチャネル層が酸化物半導体によって構成
された駆動回路用ＴＦＴと、金属によって構成された駆動回路用配線とを有すればよい。
また、当該表示部はソース電極及びドレイン電極が酸化物導電体によって構成され、且つ
半導体層が酸化物半導体によって構成された画素用ＴＦＴと、酸化物導電体によって構成
された表示部用配線とを有すればよい。 （もっと読む）

【課題】閾値電圧ばらつきを改善した半導体装置の製造方法を提供する。
【解決手段】ＳＯＩ基板を用いた半導体装置の製造方法において、活性層基板を酸化して埋め込み酸化膜４ｂを生成する工程と、支持基板３表面に、ＭＯＳトランジスタ１の閾値電圧を決定するためのチャネルドープ１０を行う工程と、支持基板３と活性層基板５とを前記埋め込み酸化膜を介して貼り合せる工程と、活性層基板を部分的に除去し埋め込み酸化膜４ａを露出させる工程と、埋め込み酸化膜４ａ上にゲート電極６ａを形成する工程と、を含む半導体装置の製造方法とする。 （もっと読む）

【課題】半導体基板に形成されたプレーナ型トランジスタと３次元トランジスタを含む半導体装置の形成プロセスを簡略化できるようにする。
【解決手段】半導体基板に形成されたプレーナ型トランジスタと３次元トランジスタを含む半導体装置であり、前記プレーナ型トランジスタ、前記３次元トランジスタはともに高誘電率材料によるゲート絶縁膜を有し、前記プレーナ型トランジスタは、前記ゲート絶縁膜上に、下側が第１のメタル材料（Ａ）、上側が第２のメタル材料（Ｂ）からなるゲート電極を有し、前記３次元トランジスタは埋め込みゲート電極を有し、該埋め込みゲート電極の下側のほうに前記第１のメタル材料（Ａ）と同一の材料が、該埋め込みゲート電極の上側のほうに前記第２のメタル材料（Ｂ）と同一の材料がそれぞれ使用されている。 （もっと読む）

【課題】多結晶シリコン膜との接触に起因するショットキー抵抗を低減する。
【解決手段】半導体装置は、トランジスタを備える。トランジスタは、第１の活性領域の表面の一部を覆い二酸化シリコンよりも高い誘電率を有する第１の絶縁材料からなる第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１の金属材料からなる第１の金属ゲート電極と、第１の金属ゲート電極上に形成されたｐ型導電型の第１の多結晶シリコン膜を有する。 （もっと読む）

【課題】 チャンネルドーピングあるいは複雑なゲート電極パターン化の必要性なしに、複数のトランジスタが多閾値電圧を有する半導体装置を提供する。
【解決手段】 半導体装置及びその製造方法において、第１トランジスタは、第１材料で形成された下層と第２材料で形成された上層とを含むゲートスタックを有する。第２トランジスタは、第３材料で形成された下層と第２材料で形成された上層とを含むゲートスタックを有する。第３トランジスタは、第１材料で形成された下層と第４材料で形成された上層とを含むゲートスタックを有する。第４トランジスタは、第３材料で形成された下層と第４材料で形成された上層とを含むゲートスタックを有する。第１材料乃至前記第４材料の仕事関数は互いに異なる。第１トランジスタ乃至第４トランジスタは、互いに異なる閾値電圧を有する。 （もっと読む）

【課題】高速動作が可能であり、且つ消費電力の低減が可能な半導体装置を提供する。
【解決手段】酸化物半導体を有するトランジスタを備える半導体装置において、ゲート電圧が負のときの電流が小さいトランジスタの酸化物半導体膜と、電界効果移動度が高くオン電流が大きいトランジスタの酸化物半導体膜において、酸素濃度が異なる。代表的には、ゲート電圧が負のときの電流が小さいトランジスタの酸化物半導体膜と比較して、電界効果移動度が高くオン電流が大きいトランジスタの酸化物半導体膜の酸素濃度が低い。 （もっと読む）

【課題】複数のトランジスタが高集積化された素子の少なくとも一のトランジスタに、作製工程数を増加させることなくバックゲートを設ける半導体装置を提供する。
【解決手段】複数のトランジスタが上下に積層されて設けられた素子において、少なくとも上部のトランジスタ１０２は、半導体特性を示す金属酸化物により設けられ、下部のトランジスタ１００が有するゲート電極層を上部のトランジスタのチャネル形成領域と重畳するように配して、ゲート電極層と同一の層の一部を上部のトランジスタ１０２のバックゲートＢＧとして機能させる。下部のトランジスタ１００は、絶縁層で覆われた状態で平坦化処理が施され、ゲート電極が露出され、上部のトランジスタ１０２のソース電極及びドレイン電極となる層に接続されている。 （もっと読む）

【課題】マスクセットのすべてまたはいくつかを交換することなく、トランジスタ特性をより所望の特性に変更することを可能にすること。
【解決手段】第１注入が基板に実行されて、複数のトランジスタが形成されるウェルが形成される。形成される複数のトランジスタの第１サブセットの各トランジスタが所定幅制限を満たす幅を有し、第２サブセットのトランジスタの各々が所定幅制限を満たさない幅を有する。第２注入は，第２サブセットのトランジスタが形成されるウェルの領域ではなく、第１サブセットのトランジスタが形成されるウェルの領域において実行される。トランジスタが形成され、第１サブセットのトランジスタの各々のチャネル領域は、第２注入を受け入れた基板の一部分に形成され、第２サブセットのトランジスタの各々のチャネル領域は、第２注入を受け入れなかった基板の一部分に形成される。 （もっと読む）

【課題】高いスイッチング速度及び低いオン状態抵抗を有し、電圧降伏耐性を強化したネスト化複合スイッチを提供する。
【解決手段】ネスト化複合スイッチ２４０は、複合スイッチに結合されたノーマリオン・プライマリ・トランジスタを含む。複合スイッチは、中間型トランジスタ２２２とカスコード接続された低電圧（ＬＶ）トランジスタ２２４を含み、中間型トランジスタは、ＬＶトランジスタよりは大きく、ノーマリオン・プライマリ・トランジスタよりは小さい降伏電圧を有する。１つの実現では、ノーマリオン・プライマリ・トランジスタはIII-V族トランジスタとすることができ、ＬＶトランジスタはIV族ＬＶトランジスタとすることができる。 （もっと読む）

【課題】ＳＯＩ型の半導体集積回路において電源遮断時の低消費電力及び電源供給時の動作性能向上に資することができる電源遮断制御を可能にする。
【解決手段】本発明に係る半導体集積回路は、第１電源スイッチと、前記第１電源スイッチに直列接続される論理回路を有する。前記論理回路は、順序回路（ＦＦ１，ＦＦ２）及び組み合わせ回路（ＬＯＧ１，ＬＯＧ２）を含み、前記第１電源スイッチと前記組み合わせ回路との間に第２電源スイッチが接続される。第１モードにおいて前記第１電源スイッチをオフ状態に制御し、前記順序回路及び前記組み合わせ回路を非通電状態にし、第２モードにおいて前記第１電源スイッチをオン状態に維持し且つ前記第２電源スイッチをオフ状態に制御し、前記順序回路を通電状態、前記組み合わせ回路を非通電状態にする電源スイッチ制御回路を有する。 （もっと読む）

【課題】表示装置の高精細化に伴い、画素数が増加し、ゲート線数、及び信号線数が増加
する。ゲート線数、及び信号線数が増加すると、それらを駆動するための駆動回路を有す
るＩＣチップをボンディング等により実装することが困難となり、製造コストが増大する
という問題がある。
【解決手段】同一基板上に画素部と、画素部を駆動する駆動回路とを有し、駆動回路の少
なくとも一部の回路を、酸化物半導体を用いた逆スタガ型薄膜トランジスタで構成する。
同一基板上に画素部に加え、駆動回路を設けることによって製造コストを低減する。 （もっと読む）

【課題】電源の供給を停止しても、記憶している論理状態が消えない記憶装置を提供する。また、該記憶装置を用いることで、電源供給停止により消費電力を抑えることができる信号処理回路を提供する。
【解決手段】第１乃至第４のノードを有する論理回路と、第１のノード、第２のノード、及び第３のノードと接続された第１の制御回路と、第１のノード、第２のノード、及び第４のノードと接続された第２の制御回路と、第１のノード、第１の制御回路、及び第２の制御回路に接続された第１の記憶回路と、第２のノード、第１の制御回路、及び第２の制御回路に接続された第２の記憶回路と、を有する記憶装置である。 （もっと読む）

【課題】電源の供給を停止しても、記憶している論理状態が消えない記憶装置を提供する。また、該記憶装置を用いることで、電源供給停止により消費電力を抑えることができる信号処理回路を提供する。
【解決手段】第１及び第２のノードを有する論理回路と、第１のノードに接続された第１の記憶回路と、第２のノードに接続された第２の記憶回路と、第１のノード、第２のノード、第１の記憶回路、及び第２の記憶回路に接続されたプリチャージ回路と、を有し、読み出しの際に、プリチャージ回路は、プリチャージ電位を第１のノード及び第２のノードに出力し、第１の記憶回路及び第２の記憶回路は、チャネルが酸化物半導体膜に形成されるトランジスタを含む記憶装置である。 （もっと読む）

【課題】素子分離領域を縮小化しつつ、第１のＭＩＳトランジスタの閾値電圧を、第２のＭＩＳトランジスタの閾値電圧に比べて低くする。
【解決手段】半導体装置は、第１のＭＩＳトランジスタＴｒｌと第２のＭＩＳトランジスタＴｒｈとを備えている。第１のＭＩＳトランジスタＴｒｌは、第１の活性領域１ａにおける第１導電型の第１のエクステンション領域８Ａの下に形成された第２導電型の第１のポケット領域９Ａと、第１の活性領域１ａにおける第１のポケット領域９Ａの下に形成された拡散抑制不純物を含む第１の拡散抑制領域７Ａとを備えている。第２のＭＩＳトランジスタＴｒｈは、第２の活性領域に１ｂおける第１導電型の第２のエクステンション領域８Ｂの下に形成された第２導電型の第２のポケット領域９Ｂとを備えている。第１のポケット領域９Ａの拡散深さは、第２のポケット領域９Ｂの拡散深さに比べて浅い。 （もっと読む）

【課題】待機電力を十分に低減した新たな半導体装置を提供することを目的の一とする。
【解決手段】第１の電源端子と、第２の電源端子と、酸化物半導体材料を用いたスイッチ
ングトランジスタと、集積回路と、を有し、前記第１の電源端子と、前記スイッチングト
ランジスタのソース端子またはドレイン端子の一方は電気的に接続し、前記スイッチング
トランジスタのソース端子またはドレイン端子の他方と、前記集積回路の端子の一は電気
的に接続し、前記集積回路の端子の他の一と、前記第２の電源端子は電気的に接続した半
導体装置である。 （もっと読む）

【課題】下地絶縁膜の膜厚精度の向上とトランジスタ特性の変動抑制との両立が図られたＭＩＳトランジスタを備えた半導体装置、及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１００における活性領域１０３ａ上に形成されたゲート絶縁膜１０８ａと、ゲート絶縁膜１０８ａ上に形成されたゲート電極１１１ａとを有するＭＩＳトランジスタ１７０を備えている。ゲート絶縁膜１０８ａは、活性領域１０３ａ上に形成された板状の下層ゲート絶縁膜２１０ａと、下層ゲート絶縁膜２１０ａ上に形成された断面形状が凹状の上層ゲート絶縁膜２１１ａとを有する。下層ゲート絶縁膜２１０ａは、活性領域１０３ａ上に形成された下地絶縁膜１０４ａと、第１の高誘電率絶縁膜１０６ａとで構成され、上層ゲート絶縁膜２１１ａは、第１の高誘電率絶縁膜１０６ａ上に形成された第２の高誘電率絶縁膜１０７ａで構成される。 （もっと読む）

【課題】抵抗素子を有する半導体装置に関し、集積度を低下することなく低消費電力化と高い回路精度とを実現しうる半導体装置を提供する。
【解決手段】半導体材料により形成された複数の抵抗素子と、複数の抵抗素子の近傍に配置された加熱用抵抗素子と、対向する２つの接続ノード間に加熱用抵抗素子が接続され、対向する他の２つの接続ノード間に電源線が接続された抵抗ブリッジ回路とを有する。 （もっと読む）