【課題】消費電力が低減された、半導体装置及び半導体装置の製造方法を提供する。
【解決手段】第１電圧が印加される第１導電型領域１２と、前記第１導電型領域から離れた位置に設けられ、前記第１導電型とは逆の導電型の第２電圧が印加される第２導電型領域１３と、前記第１導電型領域と前記第２導電型領域との間を占めるように配置された、ウェル層１１と、オン状態であるときに、前記ウェル層に含まれる第１領域に反転層を形成させる、第１ゲート電極１５及び第２領域に反転層を形成させる、第２ゲート電極１６とを具備する。前記第１領域と前記第２領域との間の間隔は、前記第１ゲート電極及び前記第２ゲート電極がオン状態である場合に、前記第１電圧と前記第２電圧との差によってインパクトイオン化現象が発生し、前記第１ゲート電極及び前記第２ゲート電極の少なくとも一方がオフ状態である場合に、インパクトイオン化現象が発生しないように設定される。 （もっと読む）

【課題】Ｇｅを含む半導体領域に形成されたソース／ドレイン不純物層を備えるＭＩＳＦＥＴの、接合リーク電流を低減する半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１００中に形成されたチャネル領域１０４と、チャネル領域１０４表面に形成されたゲート絶縁膜１０６と、ゲート絶縁膜１０６上に形成されたゲート電極１０８と、チャネル領域１０４の両側に形成されたソース／ドレイン不純物層１１２を具備するＭＩＳＦＥＴを有し、ソース／ドレイン不純物層１１２の少なくとも一部が、半導体基板１００中の、Ｇｅを含有する半導体領域に形成され、ソース／ドレイン不純物層１１２の接合深さよりも深い半導体領域に、Ｓ、Ｓｅ、Ｔｅから選択される少なくとも一種の元素が含有されることを特徴とする半導体装置およびその製造方法。 （もっと読む）

【課題】トランジスタのサイズによらない普遍的な引っ張り歪みをｎチャネル型ＭＯＳトランジスタに印加できる半導体装置を提供する。
【解決手段】ｎチャネル型ＭＯＳトランジスタのゲート絶縁膜として、高誘電率絶縁膜を使用し、この高誘電率絶縁膜を半導体基板上に界面層を介さず直接形成することにより、チャネル領域に引張り歪を与える。チャネル領域に圧縮歪を有するｐチャネル型ＭＯＳトランジスタと組み合わせることにより、相補型の高性能半導体装置を構成できる。 （もっと読む）

【課題】半導体装置の微細化が進行しても、素子分離絶縁膜の応力がチャネルに与える影響を抑え、集積回路の設計において半導体特性をパラメタライズすることができる半導体装置を得ること。
【解決手段】半導体基板１０上に所定のパターンで形成された素子分離絶縁膜１１と、素子分離絶縁膜１１で区画される半導体基板１０表面の所定の位置に形成されるゲート絶縁膜２２，３２とゲート電極２３，３３とを含むゲート構造２１，３１と、ゲート構造２１，３１の線幅方向両側の半導体基板１０表面に形成されるソース／ドレイン領域２５，３５と、を備え、ゲート構造２１，３１と素子分離絶縁膜１１との間の半導体基板１０表面は、ヤング率が半導体基板１０よりも小さい材料からなる。 （もっと読む）

【課題】ニッケルシリサイドの耐熱性を向上させることが可能な半導体装置の製造方法を提供する。
【解決手段】ゲート領域２、ソース領域４及びドレイン領域５が形成された半導体基板１上にニッケル（またはニッケル合金）６を形成し（図１（Ａ））、第１アニール工程でダイニッケルシリサイド７を形成し（図１（Ｂ））、プラズマ処理工程では水素イオンを含有するプラズマにより、水素イオンをダイニッケルシリサイド７またはダイニッケルシリサイド７の下部のゲート領域２、ソース領域４及びドレイン領域５に注入し、第２アニール工程でダイニッケルシリサイド７をニッケルシリサイド８に相変態させる（図１（Ｃ））。 （もっと読む）

【課題】 レベルシフトトランジスタの発熱によって半導体装置が過熱されることを防止できる半導体装置を提供する。
【解決手段】 半導体装置は、低電位回路領域１０と高電位回路領域３０の双方から絶縁分離されている分離領域２０を有している。分離領域２０内に形成されている複数個の第１トランジスタＴｒ１は、低電位回路領域１０と高電位回路領域３０のうちの一方の回路領域から他方の回路領域に伝達する信号であって、ハイとロウの間で変化する信号の立ち上がりタイミングでオンする。分離領域２０内に形成されている複数個の第２トランジスタＴｒ２は、上記信号の立ち下がりタイミングでオンする。第１トランジスタＴｒ１と非導通領域と第２トランジスタＴｒ２と非導通領域の順序が繰り返されるパターンで、分離領域２０内に複数個の第１トランジスタＴｒ１と複数個の第２トランジスタＴｒ２が配置されている。 （もっと読む）

【課題】短チャネル効果を防止しつつチャネル長の短い微細な半導体装置を実現する。
【解決手段】チャネル形成領域１０３に対してチャネル方向（電界方向）と平行に線状パターン形状を有する不純物領域１０４を形成する。この不純物領域１０４がドレイン側空乏層の広がりを抑え、かつ、狭チャネル効果を起こして短チャネル効果を防止する。また、チャネル形成領域１０３において、不純物領域１０４はエネルギー的にキャリアの移動経路を一方向に規定し、キャリア同士の不規則な衝突による散乱を抑制する。 （もっと読む）

【課題】Ｆｉｎに応力を印加することによってＮ型ＭＩＳおよびＰ型ＭＩＳの両方のキャリア移動度を向上させることができるＦｉｎ型ＦＥＴを提供する。
【解決手段】半導体装置の製造方法は、半導体材料から成る複数のＦｉｎ１１、１２を絶縁層１０上に形成し、複数のＦｉｎの側面にゲート絶縁膜２５を形成し、複数のＦｉｎのうちＮ型ＦＥＴに用いられる第１のＦｉｎ１１の側面を該側面に対して垂直方向から圧縮し、かつ、Ｐ型ＦＥＴに用いられる第２のＦｉｎ１２の側面を該側面に対して垂直方向へ引張するように、ゲート絶縁膜上にゲート電極３１、３２を形成することを具備する。 （もっと読む）

【課題】ソース・ドレイン間リーク電流を低減し、スタンバイ時の消費電力を削減することで、回路の高速性を損なわず、消費電力を低減できるＭＯＳ型電界効果トランジスタの製造方法を提供することを課題とする。
【解決手段】半導体基板１上にゲート絶縁膜を介してゲート電極４を形成する工程と、前記ゲート電極４の側壁にゲート電極サイドウォール６を形成する工程と、前記ゲート電極サイドウォール６の両側にソース・ドレイン２、３を形成する工程とを有するＭＯＳ型電界効果トランジスタの製造方法であって、前記ソース・ドレイン２、３のｐｎ接合領域に重なる絶縁体７を形成する工程を有することを特徴とする。 （もっと読む）

【課題】同一半導体基板上に形成されたｐＭＯＳトランジスタ及びｎＭＯＳトランジスタにおける移動度を向上させることができる半導体装置を提供する。
【解決手段】面方位（００１）のｎ型ウェル領域１３には、ソース領域１４及びドレイン領域１５が離隔して形成されている。ソース領域１４とドレイン領域１５との間のｎ型ウェル領域１３上にはゲート絶縁膜１６が形成され、ゲート絶縁膜１６上にはゲート電極１７が形成されている。ソース領域１４とドレイン領域１５との間のｎ型ウェル領域１３に形成されるチャネル領域のチャネル長方向は、ｎ型ウェル領域１３の方位＜１００＞に設定され、チャネル長方向には引っ張り応力が発生している。 （もっと読む）