【課題】良好な特性を維持しつつ微細化を達成した半導体装置を提供する。また、微細化された半導体装置を歩留まりよく提供する。
【解決手段】絶縁表面を有する基板上に設けられた酸化物半導体膜と、酸化物半導体膜の側面に接して設けられ、かつ酸化物半導体膜よりも膜厚が大きいソース電極層及びドレイン電極層と、酸化物半導体膜、ソース電極層、及びドレイン電極層上に設けられたゲート絶縁膜と、酸化物半導体膜の上面と、ソース電極層及びドレイン電極層の上面との間に生じた段差により生じた凹部に設けられたゲート電極層と、を有する構造である。 （もっと読む）

【課題】微細な構造であっても高い電気的特性を有するトランジスタを歩留まりよく提供する。該トランジスタを含む半導体装置においても、高性能化、高信頼性化、及び高生産化を達成する。
【解決手段】チャネル形成領域、及びチャネル形成領域を挟む低抵抗領域を含む酸化物半導体膜、ゲート絶縁膜、及び上面及び側面を覆う酸化アルミニウム膜を含む絶縁膜が設けられたゲート電極層が順に積層されたトランジスタを有する半導体装置において、ソース電極層及びドレイン電極層は、酸化物半導体膜及び酸化アルミニウム膜を含む絶縁膜の上面及び側面の一部に接して設けられる。 （もっと読む）

【課題】ハイブリッド基板構造を有する半導体集積回路装置においては、ＳＯＩ−ＭＩＳＦＥＴとバルク−ＭＩＳＦＥＴの混在する結果、ゲートファースト方式で両方のＭＩＳＦＥＴを作製した場合、それぞれでゲート材料に合った構造設計が必要である。バルク−ＭＩＳＦＥＴはこれまでに多くの知見があり、ゲート材料変更に伴う構造変更は開発コストの増大を招くことになるため、可能な限りバルク−ＭＩＳＦＥＴの構造を維持したい。また従来のゲートラスト方式でゲート電極材料の変更を行う場合は、プロセスの複雑化や製造コスト増大などの問題を招く恐れがある。
【解決手段】本願発明は、半導体基板のデバイス面上にＳＯＩ構造とバルク構造が混在するハイブリッド基板構造を有する半導体集積回路装置において、前記デバイス面を基準とするＳＯＩ型ＭＩＳＦＥＴのゲート電極の高さを、バルク型ＭＩＳＦＥＴのゲート電極の高さよりも高くしたものである。 （もっと読む）

【課題】横型ＤＭＯＳの素子面積の増大を抑制し高耐圧化をはかる。
【解決手段】第１の半導体素子100Ａは、第１半導体層１２Ａと、第２半導体層１４Ａと、第２半導体層に隣接する第３半導体層１６Ａと、第１絶縁層２０Ａと、第２半導体層の表面に選択的に設けられた第１ベース領域３０Ａと、第１ベース領域の表面に選択的に設けられた第１ソース領域３２Ａと、第１絶縁層の内部に設けられた第１ゲート電極４０Ａと、第１ベース領域の下に設けられ、第１半導体層の表面から第１ベース領域の側に延在する第１ドリフト層１８Ａと、第１ソース領域３２Ａに対向し、第１絶縁層２０Ａを挟んで第３半導体層１６Ａの表面に設けられた第１ドレイン領域３４Ａを有す。第１ドリフト層１８Ａの不純物元素の濃度は、第１半導体層１２Ａの不純物元素の濃度よりも低い。第１ドリフト層の不純物元素の濃度は、第２半導体層１４Ａの不純物元素の濃度よりも高い。 （もっと読む）

【課題】高耐圧ＭＯＳＦＥＴの耐圧を向上させる。
【解決手段】ＭＯＳＦＥＴのドレイン領域を構成するＬＤＤ層６内に、ＬＤＤ層６よりも不純物濃度層が低いＮ⁻⁻層１１を形成して、チャネル領域側のドレイン領域端部の不純物濃度を低下させる。また、ソース領域側のＬＤＤ層７をＬＤＤ層６よりも浅い接合深さで、且つＬＤＤ層６よりも低い不純物濃度で形成する。これにより、オン状態およびオフ状態のいずれの状態においてもドレイン領域の電界を緩和し、インパクトイオンおよびパンチスルーの発生を防ぐ。 （もっと読む）

【課題】大規模な変更を必要とせず開発上の負荷が小さい半導体装置を提供する。
【解決手段】Ｈｉｇｈ ＳｉｄｅのＩＧＢＴにおける比（コレクタコンタクト面積／コレクタ活性面積）および比（ｐ⁺領域上コンタクト面積／ｐ⁺領域面積）の少なくともいずれかが、Ｌｏｗ ＳｉｄｅのＩＧＢＴにおける上記比よりも高い。 （もっと読む）

【課題】開口率を向上することができるＥＬ表示装置である。
【解決手段】薄膜トランジスタと、容量と、発光素子と、発光素子へ電流を供給することができる機能を有する配線と有するＥＬ表示装置である。発光素子は、陰極と、陽極と、陰極と陽極との間に設けられたＥＬ材料とを有し、容量は、第２の領域と、第２の領域上に第１の絶縁膜を介して設けられる第３の領域とを有する。第１の絶縁膜は、薄膜トランジスタのゲート絶縁膜となり、さらに容量の絶縁膜となることができる。 （もっと読む）

【課題】低電圧で動作するＭＩＳトランジスタと高電圧で動作するＭＩＳトランジスタや抵抗素子等の素子とを混載した半導体装置において、不純物の導入による素子の特性のばらつきを抑える。
【解決手段】半導体装置は、第１のゲート絶縁膜４ａと、第１のゲート電極６ａと、第１のゲート電極６ａの両側方に形成された第１のＬＤＤ領域７ａと、第１のＬＤＤ領域７ａの外側に位置する第１のソース／ドレイン領域１３ａとを有する第１のトランジスタ３０を備える。第１のトランジスタ３０は、第１のゲート電極６ａの上面上及び側面上から第１のＬＤＤ領域７ａの少なくとも一方上に亘って設けられた絶縁膜を有しており、前記絶縁膜のうち前記第１のゲート電極の側面上に設けられた部分の膜厚は、前記絶縁膜のうち前記第１のＬＤＤ領域の少なくとも一方上で最も薄い部分の膜厚よりも大きい。 （もっと読む）

【課題】エピタキシャル成長後に不純物を導入するためのイオン注入工程を省略する。また、エピタキシャル成長層の厚さがばらついた場合であっても、ピラー部にまで不純物が導入されることによるトランジスタ特性の変動を防止する。
【解決手段】基板の主面にシリコンピラーを形成した後、シリコンピラーの下の基板内に、シリコンピラーと逆導電型の第１の拡散層を形成する。シリコンピラーの側面にゲート絶縁膜を介してゲート電極を形成する。次に、シリコンピラーの上面上に不純物を含むシリコンをエピタキシャル成長させることで、シリコンピラーと逆導電型の第２の拡散層を形成する。 （もっと読む）

【課題】占有面積が小さく、冗長性があり、かつリーク電流の小さい保護回路を提供する。
【解決手段】保護回路は、複数の非線形素子が重畳するように積層され、かつ該非線形素子が電気的に直列接続されている構成であり、該保護回路に含まれる少なくとも一つの非線形素子は、チャネル形成領域に酸化物半導体を用いたトランジスタをダイオード接続した素子であり、他の非線形素子は、チャネル形成領域にシリコンを用いたトランジスタをダイオード接続した素子、または、接合領域にシリコンを用いたダイオードとする。 （もっと読む）

【課題】素子分離領域を縮小化しつつ、第１のＭＩＳトランジスタの閾値電圧を、第２のＭＩＳトランジスタの閾値電圧に比べて低くする。
【解決手段】半導体装置は、第１のＭＩＳトランジスタＴｒｌと第２のＭＩＳトランジスタＴｒｈとを備えている。第１のＭＩＳトランジスタＴｒｌは、第１の活性領域１ａにおける第１導電型の第１のエクステンション領域８Ａの下に形成された第２導電型の第１のポケット領域９Ａと、第１の活性領域１ａにおける第１のポケット領域９Ａの下に形成された拡散抑制不純物を含む第１の拡散抑制領域７Ａとを備えている。第２のＭＩＳトランジスタＴｒｈは、第２の活性領域に１ｂおける第１導電型の第２のエクステンション領域８Ｂの下に形成された第２導電型の第２のポケット領域９Ｂとを備えている。第１のポケット領域９Ａの拡散深さは、第２のポケット領域９Ｂの拡散深さに比べて浅い。 （もっと読む）

【課題】微細化されても高耐圧トランジスタのドレイン耐圧を向上させることができる半導体装置を提供する。
【解決手段】ゲート電極１０４Ａの側面の側方下に位置する領域の半導体基板（活性領域）１０１の表面部が除去されて掘り下げ部１２１が形成されている。掘り下げ部１２１の側壁面及び底面の近傍に位置する部分の半導体基板１０１中に低濃度ドレイン領域１０５Ａ２が形成されている。ゲート電極１０４Ａの側面並びに掘り下げ部１２１の側壁面及び底面の一部を覆うように絶縁性サイドウォールスペーサ１０８Ａが形成されている。絶縁性サイドウォールスペーサ１０８Ａの外側で且つ掘り下げ部１２１の底面の近傍に位置する部分の半導体基板１０１中に、低濃度ドレイン領域１０５Ａ２に囲まれるように高濃度ドレイン領域１０９Ａ２が形成されている。 （もっと読む）

【課題】半導体基板の表面に導入された不純物を、前記表面の浅い領域に高精度かつ高濃度で分布させ、不純物が半導体基板の深い領域に拡散することを防ぐことで、半導体装置の歩留まりおよび性能を向上させ、装置の微細化を容易にする。
【解決手段】Ｎ型ＭＩＳトランジスタにおいて、半導体基板３００に打ち込まれた炭素が、同じ領域に打ち込まれたホウ素を引き寄せる性質を利用し、ホウ素をＮ型の不純物として注入したハロー領域３０６に炭素を共注入して炭素注入層３０７を形成する。これにより、ホウ素が増速拡散することを防ぎ、ハロー領域３０６を高い精度で形成することを可能とすることで、微細化された半導体素子の短チャネル効果の発生を抑制する。 （もっと読む）

【課題】半導体装置の性能向上を図る。
【解決手段】ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４の側壁上にオフセットスペーサを形成した状態で半導体基板１のｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄのそれぞれにイオン注入を行うことで、ソース・ドレインのエクステンション領域を形成する。この際、ｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄのそれぞれに対して別々のフォトレジストパターンを用いて個別にイオン注入を行うが、フォトレジストパターンを形成し直す度に、オフセットスペーサを形成し直すようにする。 （もっと読む）

【課題】特性の良好な半導体装置を形成する。
【解決手段】薄膜領域ＴＡ１中に第１の素子領域、第２の素子領域および第１の分離領域を有し、厚膜領域ＴＡ２中に第３の素子領域、第４の素子領域および第２の分離領域を有する半導体装置を次のように製造する。（ａ）絶縁層１ｂを介してシリコン層１ｃが形成された基板を準備する工程と、（ｂ）基板の第１の分離領域および第２の分離領域のシリコン層中に素子分離絶縁膜３を形成する工程と、を有するよう製造する。さらに、（ｃ）薄膜領域ＴＡ１にハードマスクを形成する工程と、（ｄ）ハードマスクから露出した、第３の素子領域および第４の素子領域のシリコン層上に、それぞれシリコン膜７を形成する工程と、（ｅ）第３の素子領域および第４の素子領域のシリコン膜７間に、素子分離絶縁膜１１を形成する工程と、を有するよう製造する。 （もっと読む）

【課題】工程を複雑にすることなく、多結晶シリコン膜に回路特性に適した複数の異なる
ゲート絶縁膜厚を有する薄膜トランジスタ（ＴＦＴ）を同一基板に形成することができる
薄膜半導体装置とその製造方法を提供。
【解決手段】ガラス基板上に形成した多結晶シリコン膜に駆動電圧が異なるＴＦＴを混載
する際に、低電圧駆動ＴＦＴではチャネル領域の不純物をアクセプタがより多くなるよう
にしあるいはドナーがより少なくなるようにし、高電圧駆動ＴＦＴではチャネル領域の不
純物をドナーがより多くなるようにしあるいはアクセプタがより少なくなるようにする。 （もっと読む）

【課題】相互に特性が異なる複数種類のＭＯＳトランジスタを有する半導体装置の製造方法において、工程数を削減でき、製品コストの増加を抑制する。
【解決手段】高速トランジスタ形成領域ＨＳｎ、低リークトランジスタ形成領域ＬＬｎ及び中電圧トランジスタ形成領域ＭＶｎにゲート電極９ａ，９ｂ，９ｃを形成する。その後、トランジスタ形成領域ＭＶｎを覆うフォトレジスト膜３１を形成する。そして、フォトレジスト膜３１及びゲート電極９ａ，９ｂをマスクとして半導体基板１に不純物をイオン注入し、ｐ型ポケット領域４２，５２、エクステンション領域４３及び不純物領域５３を形成する。次いで、トランジスタ形成領域ＨＳｎを覆うフォトレジスト膜を形成する。そして、このフォトレジスト膜、ゲート電極９ｂ，９ｃをマスクとして半導体基板１に不純物をイオン注入し、不純物領域及びエクステンション領域を形成する。 （もっと読む）

【課題】 トランジスタの接合耐圧と表面耐圧の劣化を抑制し、信頼性の高い不揮発性半導体記憶装置を提供する。
【解決手段】 トランジスタＴｒ．２は、ソース高濃度領域９を有するソース拡散層、メモリセルのゲート絶縁膜より厚いゲート絶縁膜１６を有するゲート電極、ドレイン高濃度領域９とドレイン高濃度領域を囲むドレイン低濃度領域２３を有するドレイン拡散層２２を備え、ドレイン拡散層２２は、ゲート絶縁膜１６の底面より低い第１の窪みを有し、ドレイン低濃度領域２３は、第１の窪みより低い第２の窪み“ｃ”を有し、ドレイン高濃度領域９に接合されるコンタクト１０を介してビット線に接続され、ソース高濃度領域に接合されるコンタクトを介してセンスアンプに接続される。 （もっと読む）

【課題】埋込絶縁膜によりゲート絶縁膜の実効的膜厚がドレイン端近傍において増大される構成の高電圧ＭＯＳトランジスタにおいて、耐圧特性を劣化させずにオン抵抗を低減させる。
【解決手段】第１導電型の第１のウェル１１ＮＷ第２導電型の第２のウェル１１ＰＷとが形成された半導体基板１１と、チャネル領域１１ＣＨと、ソースエクステンション領域１１ａと、第１のウェル１１ＮＷ中に形成された埋込絶縁膜１１Ｏｘと、第２のウェル１１ＰＷと埋込絶縁膜１１Ｏｘの間に形成されたオフセット領域１１ｏｆｆと、埋込絶縁膜１１Ｏｘに対してオフセット領域１１ｏｆｆとは反対の側に形成された、第１導電型を有するドレインエクステンション領域１１ｂと、チャネル領域１１ＣＨとオフセット領域１１ｏｆｆおよび埋込絶縁膜１１Ｏｘを覆って、ゲート絶縁膜１２Ｇとｎ＋型のポリシリコンゲート電極１３Ｇよりなるゲート電極構造と、を備える。 （もっと読む）

【課題】構造が簡単なトランジスタにより、サステイン耐圧を改善し且つサステイン耐圧のばらつきの抑制及びトランジスタ形成後のドレイン抵抗及び接合プロファイルの調整が可能な、自由度が高い半導体装置を実現できるようにする。
【解決手段】半導体装置は、ｐ型ウェル１０２に形成され、互いに並行に延びると共に、ゲート長方向の幅が比較的に大きい第１ゲート電極１２５と、ゲート長方向の幅が比較的に小さい第２ゲート電極１２６と、ｐ型ウェル１０２における第１ゲート電極１２５及び第２ゲート電極１２６同士の間に形成されたＬＤＤ低濃度領域１３５と、該ｐ型ウェル１０２における第１ゲート電極１２５及び第２ゲート電極１２６のそれぞれの外側に形成されたＬＤＤ中濃度領域１３４とを有している。ＬＤＤ低濃度領域１３５の不純物濃度は、ＬＤＤ中濃度領域１３４の不純物濃度よりも低い。 （もっと読む）