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【課題】半導体装置の特性を向上させる。
【解決手段】本発明の半導体装置は、面方位が(110)のシリコン基板1と、pMIS領域1Bに形成されたpチャネル型電界効果トランジスタを有する。このpチャネル型電界効果トランジスタは、ゲート絶縁膜3を介して配置されたゲート電極GE2と、ゲート電極GE2の両側のシリコン基板1中に設けられた溝g2の内部に配置され、Siより格子定数が大きいSiGeよりなるソース・ドレイン領域と、を有する。上記溝g2は、ゲート電極GE2側に位置する側壁部において、第1の斜面と、第1の斜面と交差する第2の斜面と、を有する。このように、溝g2の形状をΣ形状とすることで、pチャネル型電界効果トランジスタのチャネル領域に加わる圧縮歪みを大きくすることができる。 (もっと読む)


【課題】低電圧動作CMOS半導体装置の製造におけるイオン注入およびそれに伴うレジストのパターニング工程数を削減する。
【解決手段】第1導電型半導体基板上に第1導電型MOSトランジスタと第2導電型MOSトランジスタを有する半導体装置の製造方法において、第1導電型MOSトランジスタのチャネルが形成される領域の表面に、前記第2導電型ウェル拡散層よりも低濃度の第2導電型低濃度拡散層を備えることで、第1導電型MOSトランジスタと第2導電型MOSトランジスタは共通の第2導電型ゲート電極であっても、第1導電型半導体装置は表面チャネル形での動作を実現する。これにより、製造工程数が削減可能となる。 (もっと読む)


【課題】接合リークを抑制しながら、キャリアの移動度向上とチャネル中でのキャリア速度の増加を実現することができるトランジスタを提供する。
【解決手段】半導体基板10のチャネル形成領域にチャネル方向に第1の幅を有するSiGe層15が埋め込まれ、チャネル形成領域上にゲート絶縁膜28が形成され、ゲート絶縁膜上に、第1の幅より大きい第2の幅を有してSiGe層の形成領域からはみ出す領域を有するゲート電極29が形成され、チャネル形成領域を挟む半導体基板においてエクステンション領域12を有するソースドレイン領域13が形成されて、電界効果トランジスタが構成されており、エクステンション領域と半導体基板の接合面から伸びる空乏層がSiGe層に達しないようにエクステンション領域とSiGe層が離間されている。 (もっと読む)


【課題】ゲート電極7作製後にチャネル部12を作製する縦型MISFETの製造方法において、ゲート絶縁膜10に損傷を与えたり移動度を劣化させたりすることなく、孔底面に形成された絶縁膜や、自然酸化膜を除去する。
【解決手段】単結晶半導体基板1または単結晶半導体層に形成された不純物領域8の上に、第一絶縁層4、5と、ゲート電極層7と、第二絶縁層5、4と、をこの順に積層した積層体を形成し、前記積層体に不純物領域8が露出する孔を形成し、少なくとも前記孔の側壁に露出しているゲート電極層7、および、前記孔の底面に露出している不純物領域8の上に絶縁膜10を形成し、ゲート電極層7の露出部分の上に形成された絶縁膜10の上に半導体膜を重ねて形成し、不純物領域8の上に形成された絶縁膜を除去し、孔の底面に露出している不純物領域8に接し、孔底面から孔の開口部までつながる半導体部を形成する半導体装置の製造方法を提供する。 (もっと読む)


【課題】回路特性の向上が可能な、有機トランジスタよりなる論理回路を有する半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、ドライバトランジスタ(PTD)とロードトランジスタ(PTL)を有する論理回路を含む半導体装置であって、ドライバトランジスタの能動層は、第1のp型有機半導体層(5D)からなり、ロードトランジスタの能動層は、第2のp型有機半導体層(5L)からなり、ロードトランジスタの閾値電圧(VthL)はドライバトランジスタの閾値電圧(VthD)よりも高い。p型有機半導体(5D,5L)の膜厚を変えることにより、閾値を変化させる。p型有機半導体(5D,5L)の材料を変えることにより、閾値を変化させる。第1のp型有機半導体層(5D)にドナーを含ませる。第2のp型有機半導体層(5L)にアクセプターを含ませる。かかる構成により、論理回路の特性を向上させることができる。 (もっと読む)


【課題】インバータ及びそれを含む論理回路を提供する。
【解決手段】第1酸化物層をチャンネル層として有する空乏型の負荷トランジスタ、及び負荷トランジスタと連結され、第2酸化物層をチャンネル層として有する増加型の駆動トランジスタを有するインバータであって、第2酸化物層と、それに対応するソース電極及びドレイン電極との間に、第2酸化物層より仕事関数が大きなバリヤ層をさらに具備することを特徴とする。バリヤ層は、Ti酸化物層、Cu酸化物層、Ni酸化物層、TiドーピングされたNi酸化物層、ZnO系酸化物層、I族,II族及びV族元素のうち少なくとも一つがドーピングされたZnO系酸化物層、及びAgがドーピングされたZnO系酸化物層のうち一つである。 (もっと読む)


【課題】ドレイン・オン電流値のばらつきが小さなCNT-FETを有する半導体装置を提供することを目的とする。また、本発明は、ドレイン電流のスイッチング比のばらつきが小さなCNT-FETを有する半導体装置を提供することを目的とする。
【解決手段】複数本のカーボンナノチューブをチャネルに用いる電界効果型トランジスタを二つ以上用いている半導体装置において、前記電界効果型トランジスタのドレイン・オン電流値のばらつきがσ(オン電流値の標準偏差を平均値で割ったもの)のとき、各電界効果型トランジスタチャネルのカーボンナノチューブの本数Nが、N>31×σ-1なる式(1)の関係を満たすことを特徴とする半導体装置を採用する。 (もっと読む)


【課題】装置作成の自由度が高い半導体装置の製造方法及び電気光学装置の製造方法を提
供する。
【解決手段】基板101上の所定領域に段差膜103を形成する工程と、段差膜103の
上面103a及び側壁103bを覆うように半導体薄膜104を形成する工程と、側壁1
03bを覆うように形成された半導体薄膜104aを残して、上面103aを覆うように
形成された半導体薄膜104を除去する工程と、段差膜104を除去する工程と、側壁1
03bを覆うように形成された半導体薄膜104aをチャネルとするフィン型トランジス
タ108を形成する工程と、を備える。 (もっと読む)


【課題】縦型MOSトランジスタの小型化、及びそれに伴って増加する寄生抵抗、寄生容量を低減すること。
【解決手段】基板と、基板上の絶縁膜と、基板上の絶縁膜上に形成された平面状半導体層と、平面状半導体層に形成されるドレイン又はソース領域、平面状半導体層上に形成される柱状半導体層、柱状半導体層上部に形成されるソース又はドレイン領域、及び柱状半導体層の側壁を包囲するように絶縁膜を介して形成されるゲート電極を含む第1及び第2のMOSトランジスタとを備える半導体装置において、第1のMOSトランジスタの平面状半導体層に形成されるドレイン又はソース領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成されるドレイン又はソース領域の表面の少なくとも一部とを接続するシリサイド層が形成されている。 (もっと読む)


【課題】縦型MOSトランジスタの高集積化、高性能化。
【解決手段】基板上の絶縁膜上に平面状半導体層及び複数の平面状半導体層上の柱状半導体層を形成し、平面状半導体層を素子に分離し、平面状半導体層に不純物領域を形成し、その後に表面の少なくとも一部に絶縁膜を形成し、絶縁膜上に導電膜を形成し、絶縁膜及び前記導電膜をエッチバックし、柱状半導体層側面の絶縁膜及び導電膜を所望の長さに形成し、ゲート電極を形成し、導電膜及び絶縁膜を選択的にエッチングにより除去し、ゲート電極及び前記ゲート電極から延在するゲート配線を形成し、複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する。 (もっと読む)


【課題】縦型MOSトランジスタの小型化、それに伴い増加する寄生抵抗、寄生容量の低減。
【解決手段】基板と、基板上の絶縁膜と、基板上の絶縁膜上に形成された平面状半導体層と、平面状半導体層に形成される第1のドレイン/ソース領域、平面状半導体層上に形成される柱状半導体層、柱状半導体層上部に形成される第2のソース/ドレイン領域、及び柱状半導体層の側壁を包囲するように絶縁膜を介して形成されるゲート電極を含む第1及び第2のMOSトランジスタとを備える半導体装置において、第1又は第2のMOSトランジスタの第2のソース/ドレイン領域の上面の面積は、第1又は第2のMOSトランジスタの柱状半導体層のそれぞれの上面の面積よりも大きく、第1のMOSトランジスタの第1のドレイン/ソース領域の表面の少なくとも一部と第2のMOSトランジスタの第1のドレイン/ソース領域の表面の少なくとも一部とを接続するシリサイド層が形成される。 (もっと読む)


【課題】 簡便に作製できるE/Dインバータを提供する。
【解決手段】 本発明は、同一基板上に形成され、チャネル層がIn、Ga、Znから選択される少なくとも1つの元素を含む酸化物半導体からなるインバータの作製方法であって、前記インバータは複数の薄膜トランジスタを有するエンハンスメント−ディプリーション(E/D)インバータであり、前記チャネル層の膜厚が互いに異なる第1のトランジスタと第2のトランジスタと、を形成する工程と、前記第1及び第2のトランジスタのチャネル層のうち、少なくとも1つを熱処理する熱処理工程と、を含むことを特徴とするものである。 (もっと読む)


【課題】 正常動作できる電力に対して、逆極性の電力が入力されても電力をほとんど消費しない回路を有した電子機器の提供。
【解決手段】 電源の正極が接続されるべき第1の端子と、前記電源の負極が接続されるべき第2の端子と、前記第1及び第2の端子の間に接続されており、前記電源の電力の供給を受けて駆動する負荷と、前記負荷に供給する電力を制御するNMOSトランジスタと、を有する。さらに、前記NMOSトランジスタは、前記第2の端子と前記負荷の間に接続されており、前記NMOSトランジスタのゲート電極及び基板電極には、前記第1の端子の電圧に基づいた電圧が印加されている。さらに、前記NMOSトランジスタは、SOI−MOSトランジスタである。 (もっと読む)


【課題】簡単な製造方法で高性能な半導体装置を得ることが可能な技術を提供する。
【解決手段】NMOSトランジスタ10のゲート構造13及びPMOSトランジスタ20のゲート構造23を覆って、半導体基板1上にシリコン窒化膜30及びシリコン酸化膜31を順次形成する。次に、PMOS領域におけるシリコン窒化膜30及びシリコン酸化膜31上に、紫外線を透過しない保護膜としてシリコン窒化膜32を形成する。そして、得られた構造の上方から、当該構造に対して紫外線100を照射する。これにより、NMOS領域におけるシリコン窒化膜30には紫外線が照射されて、当該シリコン窒化膜30の引張応力が増加する。 (もっと読む)


【課題】FUSIゲートCMOSトランジスタにおいて、不純物層上シリサイド膜の高抵抗化及び浅接合破壊を共に抑制する。
【解決手段】半導体装置の製造方法は、基板50上に、シリコンからなるゲート電極7及び基板50におけるゲート電極7の両側に位置する不純物層10を備えるトランジスタを形成する工程と、少なくとも不純物層10を覆う第1の金属膜14を形成する工程と、第1の金属膜14を覆い且つゲート電極7に開口を有する絶縁膜16を形成する工程と、ゲート電極7上を含む絶縁膜16上に第2の金属膜17を形成する工程と、第1の金属膜14及び第2の金属膜17に対して熱処理を行なうことにより、不純物層10の上部と、ゲート電極7とを同時にシリサイド化する工程とを備える。 (もっと読む)


【課題】膜厚に依存することなく、駆動力の変動を抑制することが可能な構造を持つストレッサー膜を備えた半導体装置を提供する。
【解決手段】N型MISトランジスタは、活性領域100上に形成されたゲート絶縁膜102と、ゲート絶縁膜102上に形成されたゲート電極103と、ゲート絶縁膜102及びゲート電極103の側面に形成されたサイドウォールスペーサ112と、活性領域100におけるサイドウォールスペーサ112の外側方に形成されたソースドレイン領域107と、活性領域100上に、ゲート電極103及びサイドウォールスペーサ112を覆うように形成され、チャネル領域におけるゲート長方向に引張応力を印加するストレッサー膜109とを備える。ストレッサー膜109は、サイドウォールスペーサ112の側面と活性領域100の上面とが交わる角部近傍において、上面側から角部に向かって延びるスリット100Aを有している。 (もっと読む)


【課題】ニッケルシリサイドの耐熱性を向上させることが可能な半導体装置の製造方法を提供する。
【解決手段】ゲート領域2、ソース領域4及びドレイン領域5が形成された半導体基板1上にニッケル(またはニッケル合金)6を形成し(図1(A))、第1アニール工程でダイニッケルシリサイド7を形成し(図1(B))、プラズマ処理工程では水素イオンを含有するプラズマにより、水素イオンをダイニッケルシリサイド7またはダイニッケルシリサイド7の下部のゲート領域2、ソース領域4及びドレイン領域5に注入し、第2アニール工程でダイニッケルシリサイド7をニッケルシリサイド8に相変態させる(図1(C))。 (もっと読む)


【課題】 MOS型トランジスタ素子のゲート電極上面に応力印加用絶縁膜を備える半導体装置において、製造工程を複雑化させることなく電流特性の向上若しくは電流特性の悪化防止を図ることのできる半導体装置及びその製造方法を提供する。
【解決手段】 同一チップ内にPチャネル型MOSトランジスタ118とNチャネル型MOSトランジスタ119の2種類のMOS型トランジスタ素子が形成された半導体装置であって、半導体基板101上の所定領域に形成されるMOS型トランジスタ素子のゲート電極106の上面に、引っ張り応力または圧縮応力の何れかの応力を有する応力印加用絶縁膜112を有し、応力印加用絶縁膜112によって電流特性が低下するMOS型トランジスタ素子の側壁絶縁膜109の膜厚が、応力印加用絶縁膜112によって電流特性が向上するMOS型トランジスタ素子の側壁絶縁膜109の膜厚より厚くなるように構成されている。 (もっと読む)


【課題】従来のFETにおいては、電流駆動能力が低下してしまう。
【解決手段】FET20は、半導体基板10上に設けられた電極膜24aと、電極膜24a上に設けられ、当該電極膜24aと共にゲート電極24を構成する応力膜24bと、を備えている。電極膜24aおよび応力膜24bの各々は、金属、窒化金属または金属シリサイドからなる。応力膜24bは、半導体基板10に対して圧縮応力を有している。 (もっと読む)


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