【課題】たとえばＤＣ−ＤＣコンバータ等の電源または電力変換機器のスイッチング等に使用されるパワーＭＯＳＦＥＴ等の絶縁ゲートを有するパワー系能動素子は、スイッチングの高速化に伴い、ゲート容量を極力小さくする必要がある。このためには、チャネルとならない部分のゲート電極を取り去り、スプリットゲートとする手法が有効とされている。しかし、Ｎチャネル型パワーＭＯＳＦＥＴを例に取り説明すると、その反作用として、チャネルを形成するＰ型ボディ領域の端部に電界が集中するため、パンチスルー耐圧が低下する等の問題が発生する。
【解決手段】本願の一つの発明は、プレーナ−バーティカル型パワーＭＯＳＦＥＴ等の絶縁ゲートを有するパワー系能動素子を有する半導体装置に於いて、各アクティブセル内のスプリットゲート間にトレンチ内に延在するフィールドプレート、すなわち、トレンチフィールドプレートを設けたものである。 （もっと読む）

【課題】双方向で電流の流れを制御（ＯＮ／ＯＦＦ制御）することができる半導体素子を提供すること。
【解決手段】チャネル層８と障壁層１０が積層された半導体へテロ接合と、前記半導体へテロ接合の上方に設けられたゲート１２と、前記ゲートの両側に設けられた第１および第２のソースドレイン端子１４ａ，１４ｂと、前記第１のソースドレイン端子と前記ゲートの間に設けられた第１のフィールプレート１６ａと、前記第２のソースドレイン端子と前記ゲートの間に設けられた第２のフィールドプレート１６ｂとを有すること。 （もっと読む）

【課題】オン抵抗の低減を実現できる、高耐圧のＬＤＭＯＳトランジスタを有する半導体装置を提供する。
【解決手段】半導体基板上に配置された第２導電型の第１半導体領域と、第１半導体領域の上面の一部に埋め込まれた第１導電型の第２半導体領域と、第２半導体領域の上面の一部に埋め込まれた第２導電型のソース領域と、第２半導体領域と離間して第１半導体領域の上面の一部に埋め込まれた第２の導電型のドレイン領域と、ソース領域とドレイン領域間で第２半導体領域上に配置されたゲート電極と、第２半導体領域とドレイン領域間で第１半導体領域上に配置された絶縁膜と、絶縁膜上に配置されてゲート電極とドレイン領域間の電圧を分圧する分圧素子と、分圧素子とドレイン領域との間に接続された電荷移動制限素子とを備える。 （もっと読む）

【課題】本発明は、セルの有効面積を増やし、アンバランス動作等を抑制可能な半導体装置およびその製造方法を提供することを目的とする。
【解決手段】本発明にかかる半導体装置は、第１層間絶縁膜８に覆われない上面を介して、ゲート電極２０と接続された、第１ゲート配線５と、第１ゲート配線５の、上面の一部を除く領域を覆って、第１層間絶縁膜８上に形成された、第２層間絶縁膜８０と、第２層間絶縁膜８０に覆われない上面を介して、第１ゲート配線５と接続された、第２ゲート配線１６とを備え、平面視において、第２ゲート配線１６の幅は、第１ゲート配線５の幅よりも広い。 （もっと読む）

【課題】ウェーハテスト後のウェーハ状態において所望の回路を印刷処理により容易に形成することが可能な半導体製造方法および半導体装置を提供することを課題する。
【解決手段】本発明に係る半導体製造方法は、ウェーハの被描画パターン形成領域に所定の深さを有する溝部を形成する工程、ウェーハに対してトリミング要否の検査を行う工程、前記ウェーハにおけるトリミング必要なウェーハの前記溝部に導電性溶剤を射出し描画パターンを描画する工程、描画パターンを描画した後、脱気および低温アニールする工程、脱気および低温アニールした成膜後、当該成膜表面を平坦化する工程、および平坦化した後、高温アニールする工程、を有する。 （もっと読む）

【課題】半導体装置において、所望の数のトランジスタをハンドリングすること。
【解決手段】半導体装置は、半導体基板内に形成された第１導電型の第１から第４の拡散層と、半導体基板内に形成された第２導電型の第５から第８の拡散層と、第１と第２の拡散層の間及び第５と第６の拡散層の間の上方に形成された第１の電極と、第３と第４の拡散層の間及び第７と第８の拡散層の間の上方に形成された第２の電極と、第６の拡散層と第７の拡散層との間の上方に形成された絶縁膜及び第３の電極を備える。第３の電極は、第１電位に接続されている。 （もっと読む）

【課題】ホール注入を抑制して逆回復耐量の向上を図りつつ、アバランシェ耐量の向上を図ることができる横型ダイオードを有する半導体装置を提供する。
【解決手段】アノード電極１１がｐ^-型低不純物濃度領域７に対してショットキー接触もしくはオーミック接触させられ、かつ、ｐ⁺型高不純物濃度領域８にオーミック接触させられるようにする。また、ｐ^-型低不純物濃度領域７およびｐ⁺型高不純物濃度領域８よりもカソード電極１０から離れる側にｐ⁺型アノード拡張領域９を備える。このように、アノード電極１１がｐ^-型低不純物濃度領域７に対して電気的に接続されるようにすれば、電子注入が少なくなることで、同じ量の電流を流してもホール注入を少なくでき、逆回復電荷Ｑｒｒを低減して逆回復耐量を向上することが可能となる。また、ｐ⁺型アノード拡張領域９を備えことで、アバランシェ耐量を向上させることも可能となる。 （もっと読む）

【課題】ＳｉＧｅ等の半導体膜が形成された領域と、酸化シリコン膜から成るゲート絶縁膜が形成された領域とが同一基板上に形成される際に、ゲート絶縁膜を精度良く形成する。
【解決手段】基板１０を熱酸化することにより、第１素子領域１０１及び第２素子領域２０１に、第１ゲート絶縁膜１１０及び第２ゲート絶縁膜２１０を形成し、かつ第３素子領域３０１及び第４素子領域４０１それぞれに位置する基板１０に熱酸化膜を形成する。次いで、第４素子領域４０１に位置する熱酸化膜を除去する。次いで、第４素子領域４０１に位置する基板１０上に半導体膜４１４を成膜する。次いで、第３素子領域３０１に位置する熱酸化膜を除去する。次いで、第４素子領域４０１に位置する半導体膜４１４上、及び第３素子領域３０１に位置する基板１０上に第３ゲート絶縁膜３１０及び第４ゲート絶縁膜４１０を形成する。 （もっと読む）

【課題】起動回路と周辺回路とを併せて集積化し得る半導体装置を提供する。
【解決手段】領域４１１においては、素子分離領域により規定されるドレイン領域１２１にボディ領域が形成され、ボディ領域にＮ型のソース領域が形成される。ドレイン領域１２１とＮ型のソース領域との間に第１のゲート電極２０が配置される。素子分離領域は開口部１３３が形成されたループ状部と、開口部１３３を介してドレイン領域１２１に接続された延在領域１２２を規定する部分とを備える。延在領域１２２に、Ｎ型のソース引出領域が形成される。内部回路４１２においては、ドレイン領域１２１にＰ型のボディ領域が形成され、Ｐ型のボディ領域にＮ型のソース領域が形成され、ドレイン領域１２１とＮ型のソース領域との間に第２のゲート電極３３１が形成される。 （もっと読む）

【課題】pMOSのゲート幅をnMOSのゲート幅の二倍としたSGTを用いた高集積で高速な少なくとも2段以上のCMOSインバータ結合回路からなる半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、2段以上のCMOSインバータを結合したCMOSインバータ結合回路からなり、第一のCMOSインバータは、1行1列目と2行1列目のpMOS SGTと、1行2列目のnMOS SGTで構成され、第二のCMOSインバータは、1行3列目と2行3列目のpMOS SGTと、2行2列目のnMOS SGTで構成され、1行1列目と2行1列目のSGTのドレイン拡散層と、1行2列目のSGTのドレイン拡散層とを島状半導体下部層で接続するように配線された出力端子と、1行3列目と、2行3列目のSGTのゲートと、2行2列目のSGTのゲートとを接続するように配線された入力端子とを接続する。 （もっと読む）

【課題】 パワーＭＯＳトランジスタアレイをドライバに用いたＢＪヒータボードにおいて、電源配線による電圧降下を同時オンヒータ数に寄らず一定なものとするために、パワーＭＯＳトランジスタアレイの隣接するソースを電気的に分離する。
【解決手段】 ＭＯＳトランジスタのポリシリコンゲートを、分離したいＭＯＳのソース部分に配置する。そのポリシリコンゲートを基板電位に固定することで、隣接するＭＯＳトランジスタのソースを電気的に分離する。 （もっと読む）

【課題】
高耐圧素子の高耐圧特性を確保しつつ、高耐圧素子と低耐圧素子とが良好な特性を有する半導体装置を提供する。
【解決手段】
高耐圧素子と低耐圧素子とを有する半導体装置が、高耐圧素子が形成された高耐圧素子領域と、低耐圧素子が形成された低耐圧素子領域とが規定された半導体基板と、高耐圧素子領域に設けられた第１ＬＯＣＯＳ分離構造と、低耐圧素子領域に設けられた第２ＬＯＣＯＳ分離構造とを含む。第１ＬＯＣＯＳ分離構造は、半導体基板の表面に形成されたＬＯＣＯＳ酸化膜と、その上に形成されたＣＶＤ酸化膜からなり、第２ＬＯＣＯＳ分離構造は、ＬＯＣＯＳ酸化膜からなる。 （もっと読む）

【課題】共通の半導体基板の上に複数の半導体素子を形成すると寄生トランジスタが形成される。
【解決手段】寄生トランジスタの動作を抑制することができる複合半導体装置は、ｐ型の第１の半導体領域７の上にｎ型の第２の半導体領域８と環状に形成された第３、第４及び第５の半導体領域９，１１，１２を有する。最も内側に配置されたｎ⁺型の第５の半導体領域１２の内側に抵抗膜３が配置されている。この抵抗膜３はドレイン電極１８と接続導体３０との間に接続されている。 （もっと読む）

【課題】 しきい値制御性を向上させつつ、絶縁体上に配置された電界効果型トランジスタ下にフィールドプレート電極を形成する。
【解決手段】 半導体基板１上には絶縁層２が形成され、絶縁層２には、単結晶半導体層３ａ、３ｂが積層され、単結晶半導体層３ａ、３ｂ上には、メサ分離された単結晶半導体層５ａ、５ｂが絶縁層４を介してそれぞれ積層され、単結晶半導体層５ａ、５ｂには、Ｐチャンネル電界効果型トランジスタおよびＮチャンネル電界効果型トランジスタを形成するとともに、単結晶半導体層３ａ、３ｂをフールドプレートとして機能させるとともに、不純物の極性または濃度が互いに異なるように構成する。 （もっと読む）

【課題】オン電流の特性を向上させること
【解決手段】本発明に係る半導体装置１は、基板８上に形成された複数のＰＭＯＳトランジスタと、基板８上に形成された複数のＮＭＯＳトランジスタとを備える。複数のＰＭＯＳトランジスタは、基板８中に形成される素子分離構造２０によって、互いに電気的に分離される。一方、複数のＮＭＯＳトランジスタは、互いに隣接して連続的に形成される。また、複数のＮＭＯＳトランジスタのうち少なくとも一組の隣接するＮＭＯＳトランジスタの間の領域において、基板８上にゲート構造３０が形成される。このゲート構造３０が接地されることによって、ＮＭＯＳトランジスタに関する素子分離は実現される。 （もっと読む）

【課題】 拡散層上にシリサイド膜を形成する時に、素子形成領域の面積増加なしに、素子分離膜と拡散層の境界部における接合リーク電流を低減する。
【解決手段】 シリコン基板１０１上に、多数の素子形成領域に区画する素子分離領域として、溝型の素子分離１０５が形成されている。この素子分離１０５の表面は素子形成領域のシリコン基板１０１の表面よりも低く、両者間には所定の高低差を有する段差部が形成されている。上記素子分離１０５により画成された素子形成領域には、拡散層領域１１１、その上部にシリサイドで構成された拡散層電極１１３ｂが形成されている。拡散層電極は、拡散層領域における境界端部上面を含み、溝型素子分離領域における境界端部上面を含まないように形成されることにより、素子分離と分離されている。素子分離１０５と素子形成領域との段差部側面には、段差部サイドウォール１０６が形成されている。 （もっと読む）

集積回路およびその製造方法が提供されている。集積回路（２０）は、その結晶方位が＜１００＞である第１領域（６４、６６）とその結晶方位が＜１１０＞である第２領域（６６、６４）を有するバルクシリコン基板（２４）を含む。シリコンオンインシュレータの層（６２）はバルクシリコン基板の一部を覆う。少なくとも１つの電界効果トランジスタ（９６、９８）はシリコンオンインシュレータの層（６２）上に形成され、少なくとも１つのＰチャネル電界効果トランジスタ（９０、９２）はその結晶方位が＜１１０＞である第２領域（６６、６４）に形成され、少なくとも１つのＮチャネル電界効果トランジスタ（９０、９２）はその結晶方位が＜１００＞である第１領域（６４、６６）に形成される。
（もっと読む）

【課題】駆動能力が高く、かつ高集積化に適した半導体装置を提供する。
【解決手段】シリコン基板１上にシリコン酸化膜よりなる絶縁層３を介在して高抵抗ｎ型ベース層５が形成されている。この高抵抗ｎ型ベース層にはｐ−ｃｈＭＯＳトランジスタ３０が形成されている。このｐ−ｃｈＭＯＳトランジスタ３０は、溝６によるトレンチ分離により他の素子から電気的に分離されている。このｐ−ｃｈＭＯＳトランジスタ３０のｐ+ソース層９は、ｐ+ドレイン層１１の周囲を、たとえば楕円の平面形状で取囲むように形成されている。 （もっと読む）

【課題】高耐圧トランジスタの特性を確保しながら低耐圧トランジスタの微細化ができる半導体装置および製造方法を提供する。
【解決手段】第１トランジスタ形成領域が、選択的に残されて第１素子分離絶縁膜２で分離され、第２トランジスタ形成領域が、選択的に酸化されて形成された第２素子分離絶縁膜３で分離され、第１素子分離絶縁膜２で分離された領域に、第１チャネル形成領域、第１ソースドレイン領域（１２，１３，１４）、第１の膜厚の第１ゲート絶縁膜１６および第１ゲート電極１７を有する第１トランジスタＴｒ１が構成され、第２素子分離絶縁膜３で分離された領域に、第２チャネル形成領域、第２ソースドレイン領域（３２，４１）、第１の膜厚より薄い第２の膜厚の第２ゲート絶縁膜（３３，４２）、第２ゲート電極（３４，４３）を有する第２トランジスタ（Ｔｒ３，Ｔｒ４）が構成されている。 （もっと読む）

【課題】フィールド反転の発生を防止し、微細化に有利な半導体装置を提供する。
【解決手段】半導体装置は、半導体基板２１の主表面上にマトリクス状に設けられ、それぞれがゲート電極ＴＧと、前記ゲート電極上に設けられたゲート電極コンタクト２６と、ゲート幅方向に隣接する前記ゲート電極コンタクト上に設けられゲート幅方向の前記ゲート電極を電気的に接続する配線層２７とを備えた複数の高耐圧系絶縁ゲート型電界効果トランジスタＴＲと、ゲート長方向およびゲート幅方向において隣接する前記トランジスタ間の素子分離領域ＳＴＩ上に設けられ、前記トランジスタの電流経路がオンとなるためにゲートに印加される電位と異なる導電型の電位または基準電位を前記素子分離領域に印加するシールド用ゲート３１とを具備している。 （もっと読む）