【課題】注入元素子から被注入素子への電子の移動を抑制する効果が高く、素子の誤動作を抑制できる半導体装置を提供する。
【解決手段】第１および第２の主表面を有する半導体基板ＳＵＢ内にはエピタキシャル層ＥＰＰと、ｎ型不純物領域ＮＲを含む注入元素子と、注入元素子と間隔を隔てて形成された被注入素子と、注入元素子と被注入素子との間の領域の少なくとも一部に形成され、注入元素子と被注入素子とを結ぶ方向に対して交差する方向に延在する接地電位が印加されたｎ型領域ＧＮＮおよびｐ型領域ＧＰＰを有するバリア層ＢＲとを備える。さらに半導体基板ＳＵＢ内でエピタキシャル層ＥＰＰに接するように形成されたフローティングｐ型裏面領域ＦＬＰを有する。 （もっと読む）

【課題】ゲート電極膜に注入したイオンがチャネル領域に達してＭＩＳＦＥＴの電気特性に影響を与えていた。
【解決手段】半導体基板の主面上にゲート絶縁膜を介して形成されるとともに、第１導電型となる不純物を含んだシリコンを主体とする第１ゲート電極膜と、前記第１ゲート電極膜上に形成されるとともに、酸素及び窒素のうち一方又は両方を含んだシリコンを主体とする介在層と、前記第１ゲート電極膜上に前記介在層を介して形成されるとともに、前記第１導電型となる不純物を含んだシリコンを主体とする第２ゲート電極膜と、を含む電界効果トランジスタを有する。 （もっと読む）

【課題】バルク半導体基板上に形成されるトンネルトランジスタ同士を電気的に分離することが可能な半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、半導体基板と、前記半導体基板内に形成された第１および第２の素子分離絶縁膜とを備える。さらに、前記装置は、前記第１および第２の素子分離絶縁膜間の前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極を備える。さらに、前記装置は、前記半導体基板内に前記ゲート電極を挟むように形成された、第１導電型の第１の主端子領域および前記第１導電型とは逆導電型の第２導電型の第２の主端子領域を備える。さらに、前記装置は、前記半導体基板内に前記第１および第２の素子分離絶縁膜に接するように形成され、前記第１および第２の主端子領域の下面よりも深い位置に上面を有する、前記第２導電型の第１の拡散層を備える。 （もっと読む）

【課題】動作速度を向上し消費電力を低減しうる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板に第１の領域を画定する第１の素子分離絶縁膜と、半導体基板の第１の領域に形成された第１導電型の第１の導電層と、半導体基板上に形成され、第１の領域の一部である第２の領域に第１の導電層に接続して形成された第１導電型の第２の導電層と、第１の領域の他の一部である第３の領域に第１の導電層に接続して形成された第１導電型の第３の導電層とを有する半導体層と、半導体層内に設けられ、第２の導電層と第３の導電層とを分離する第２の素子分離絶縁膜と、第２の導電層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、第３の導電層を介して第１の導電層に電気的に接続されたゲート電極とを有する。 （もっと読む）

【課題】素子特性を悪化させず、アクティブ領域を終端領域に対して、簡単な方法により電気的に独立させることができ、さらには素子サイズの小型化を図ることができる半導体装置およびその製造方法を提供すること。
【解決手段】エピタキシャル層２３のアクティブ領域１２と終端領域１１との間に、エピタキシャル層２３の表面２４を形成するように、当該表面２４に沿って全体にわたって形成されたチャネル層２６を、ゲートトレンチ２８の深さＤ_１と同じ深さＤ_２を有するアイソレーショントレンチ３９で分断する。互いに同じ深さのゲートトレンチ２８およびアイソレーショントレンチ３９は、同一のエッチング工程で形成される。 （もっと読む）

【課題】単一基板上にソース・ドレインを同一工程で同時形成したＩＩＩ−Ｖ族半導体のｎＭＩＳＦＥＴおよびＩＶ族半導体のｐＭＩＳＦＥＴのソース・ドレイン領域抵抗または接触抵抗を小さくする。
【解決手段】第１半導体結晶層に形成された第１チャネル型の第１ＭＩＳＦＥＴの第１ソースおよび第１ドレインと、第２半導体結晶層に形成された第２チャネル型の第２ＭＩＳＦＥＴの第２ソースおよび第２ドレインが、同一の導電性物質からなり、当該導電性物質の仕事関数Φ_Ｍが、数１および数２の少なくとも一方の関係を満たす。
（数１） φ_１＜Φ_Ｍ＜φ_２＋Ｅ_ｇ２
（数２） ｜Φ_Ｍ−φ_１｜≦０．１ｅＶ、かつ、｜（φ_２＋Ｅ_ｇ２）−Φ_Ｍ｜≦０．１ｅＶ
ただし、φ_１は、Ｎ型半導体結晶層の電子親和力、φ_２およびＥ_ｇ２は、Ｐ型半導体結晶層の電子親和力および禁制帯幅。 （もっと読む）

【課題】単一基板上にソース・ドレインを同一工程で同時形成したＩＩＩ−Ｖ族半導体のｎＭＩＳＦＥＴおよびＩＶ族半導体のｐＭＩＳＦＥＴのソース・ドレイン領域抵抗または接触抵抗を小さくする。
【解決手段】第１半導体結晶層に形成された第１チャネル型の第１ＭＩＳＦＥＴの第１ソースおよび第１ドレインと、第２半導体結晶層に形成された第２チャネル型の第２ＭＩＳＦＥＴの第２ソースおよび第２ドレインが、同一の導電性物質からなり、当該導電性物質の仕事関数Φ_Ｍが、数１および数２の少なくとも一方の関係を満たす。
（数１） φ_１＜Φ_Ｍ＜φ_２＋Ｅ_ｇ２
（数２） ｜Φ_Ｍ−φ_１｜≦０．１ｅＶ、かつ、｜（φ_２＋Ｅ_ｇ２）−Φ_Ｍ｜≦０．１ｅＶ
ただし、φ_１は、Ｎ型半導体結晶層の電子親和力、φ_２およびＥ_ｇ２は、Ｐ型半導体結晶層の電子親和力および禁制帯幅。 （もっと読む）

【課題】小さいサイズでラッチアップの発生を防止できる半導体装置を提供する。
【解決手段】第１導電型の半導体基板１と、前記半導体基板内に形成された第１導電型の第１ウェル領域４と、前記半導体基板内に形成され、第１ウェル領域と隣り合う領域に配置された第２導電型のエピタキシャル領域２と、前記エピタキシャル領域内下方の領域に形成され、前記エピタキシャル領域よりも不純物濃度が高い第２導電型の埋め込み領域６と、第１ウェル領域と前記エピタキシャル領域及び前記埋め込み領域との境界に形成されたトレンチ８と、第１ウェル領域上に形成され、第２導電型のソース及びドレイン領域を有する第１半導体素子と、前記エピタキシャル領域上に形成され、第１導電型のソース及びドレイン領域を有する第２半導体素子と、を備える。 （もっと読む）

【課題】高耐圧でオン電圧を低くできる双方向素子および半導体装置を提供すること。
【解決手段】分割半導体領域にｐオフセット領域５とその表面に第１、第２ｎソース領域９、１０を形成することで、第１、第２ｎソース領域９、１０の平面距離を短縮してセルの高密度化を図り、トレンチに沿って耐圧を維持させることで高耐圧化を図り、ゲート電極７の電圧を第１、第２ｎソース電極１１、１２より高くすることで、トレンチ側壁にチャネルを形成して、双方向へ電流が流れる高耐圧で低オン電圧の双方向ＬＭＯＳＦＥＴとすることができる。 （もっと読む）

幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。これらの構造及び方法のうちの一部は、大部分が既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。これらの構造及び方法のうちの一部は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより一層正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。
（もっと読む）

【課題】高耐圧な半導体装置の製造方法を提供する。
【解決手段】半導体層に対してマスクを用いて選択的にイオン注入を行い、半導体層に第１導電型の第１の半導体領域と、前記第１の半導体領域よりも第１導電型不純物濃度が低い第１導電型の第２の半導体領域とを同時に形成する工程と、第１の半導体領域上に第２導電型のソース領域を形成する工程と、第２の半導体領域上であってソース領域との間にゲート電極を挟む位置に第２導電型のドレイン領域を形成する工程と、半導体層におけるゲート電極とドレイン領域との間の表層部にドレイン領域に接しドレイン領域よりも不純物濃度が低い第２導電型のドリフト領域を形成する工程とを備えている。 （もっと読む）

【課題】高耐圧の電界効果トランジスタを有する半導体装置のキンク現象を抑制または防止する。
【解決手段】高耐圧ｐＭＩＳＱＨｐ１のチャネル領域のゲート幅方向の両端の溝型の分離部３と半導体基板１Ｓとの境界領域に、高耐圧ｐＭＩＳＱＨｐ１のソースおよびドレイン用のｐ^＋型の半導体領域Ｐ１，Ｐ１とは逆の導電型のｎ^＋型の半導体領域ＮＶｋを、高耐圧ｐＭＩＳＱＨｐ１の電界緩和機能を持つｐ⁻型の半導体領域ＰＶ１，ＰＶ１（特にドレイン側）に接しないように、そのｐ⁻型の半導体領域ＰＶ１，ＰＶ１から離れた位置に配置した。このｎ^＋型の半導体領域ＮＶｋは、溝型の分離部３よりも深い位置まで延在されている。 （もっと読む）

【課題】ＣＭＯＳデバイスに新たに出現した中性子起因のバイポーラ型エラーモードＭＣＢＩに高い耐性を持つＣＭＯＳデバイスの新たな構造とその製造方法を提供する。
【解決手段】ＣＭＯＳデバイスにおいて、両特性のＭＯＳＦＥＴ下面に埋め込みＮウェル９を形成するトリプルウェル構造を有し、ｎＭＯＳＦＥＴのストレージノード直下を含む領域または隣接する領域に、ｐ⁻ウェル１０とｐ基板１２を電気的に接続する導通部８を形成する。これにより、正孔の逃げ道を形成する。この結果、ｐ⁻ウェル１０内のｐｎ接合を中性子との核反応によって生成した２次イオンが貫通する際に残る正孔によるｐ⁻ウェル１０の電位上昇を抑制できる。 （もっと読む）

【課題】、サイズを小さくできると共に、外部からのノイズに強く、漏洩電流が抑制された半導体装置及びその製造方法を提供すること。
【解決手段】 例えば、半導体基板１０と、半導体基板１０に形成されたＰ型のウェル１０Ａ（第１伝導型の第１領域）と、Ｐ型のウェル１０Ａ内に埋め込まれて形成されたＮ型のウェル１０Ｂ（第２伝導型の第２領域）と、Ｐ型のウェル１０Ａ内であってＮ型のウェル１０Ｂよりも上方に形成されたＰ型のウェル１０Ｃ（第１伝導型の第３領域）と、Ｐ型のウェル１０Ｃに形成された半導体素子２０と、Ｐ型のウェル１０ＣをＮ型のウェル１０Ｂと共に取り囲むと共に、少なくとも底部がＮ型のウェル１０Ｂと接触する深さを持って形成されたトレンチ型絶縁領域３０と、を具備する半導体装置、及びその製造方法である。 （もっと読む）

【課題】ｄｖ／ｄｔサージにより、支持基板と活性層との間に配置される絶縁膜（例えば、ＢＯＸ）にて構成される寄生容量を充放電する変位電流が発生することを抑制し、回路の誤動作を防止する。
【解決手段】低電位基準回路部ＬＶに形成された第１サージ吸収層２ａがトレンチ分離部５ｂ内のドープトＰｏｌｙ−Ｓｉ８ｂを通じてＧＮＤ配線１７ａに電気的に接続されることでＧＮＤ電位とされ、高電位基準回路部ＨＶに形成された第２サージ吸収層２ｂがトレンチ分離部５ｂ内のドープトＰｏｌｙ−Ｓｉ８ｂを通じて仮想ＧＮＤ配線１７ｂに電気的に接続されることで仮想ＧＮＤ電位とされるようにする。 （もっと読む）

【課題】ＥＳＤ耐性が高い半導体装置を提供する。
【解決手段】Ｐ型基板２上にＣＭＯＳ領域及びＤＭＯＳ領域が形成された半導体装置１において、Ｐ型基板２上にＮ型エピタキシャル層３を形成し、その上にＰ型ウェル８を形成し、Ｐ型ウェル８の表層にＮ^＋型のソース層１２及びドレイン層１３を設ける。そして、ドレイン層１３の直下域にＮ型ベース層３１及びディープＮ型ベース層３２を形成し、ソース層１２の直下域にＰ型ベース層３３及びディープＰ型ベース層３４を形成する。これにより、ディープＮ型ベース層３２とＮ型エピタキシャル層３との間に配置されたＰ型ウェル８のパンチスルー電圧Ｖ_ＰＴを、ソース層１２、Ｐ型ウェル８及びドレイン層１３からなる寄生横バイポーラトランジスタ４２の動作電圧Ｖ_ｔ１よりも低くする。 （もっと読む）

【課題】改良されたフィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスと、その製造方法とを提供する。
【解決手段】１つの側面において、電界効果トランジスタ・デバイスを製造する方法は次のステップを含む。その上にシリコン層を有する基板が準備される。そのシリコン層においてフィン・リソグラフィー・ハードマスクがパターニングされる。フィン・リソグラフィー・ハードマスクの中央部分の上にダミー・ゲート構造が置かれる。ダミー・ゲート構造の周りにフィラー層が堆積させられる。フィン・リソグラフィー・ハードマスクの中央部分の上を中心として、フィラー層にトレンチを形成するためにダミー・ゲート構造が除去され、それはデバイスのフィン領域をデバイスのソース領域およびドレイン領域から区別する。フィン領域内のフィン・リソグラフィー・ハードマスクは、シリコン層に複数のフィンをエッチングするために使用される。フィンの上にゲート・スタックを形成するためにトレンチはゲート材料で満たされる。デバイスのソース領域およびドレイン領域を形成するためにフィラー層が除去され、ソース領域およびドレイン領域は無傷であってゲート・スタックと自己整合させられている。 （もっと読む）

【課題】３次元トランジスタでメモリセルを構成する際に問題となるチャネル部のフローティングを防止でき、高集積化可能な半導体装置及びその製造方法を提供することを目的とする。
【解決手段】第１基柱２にチャネル部５と、チャネル部５の上下に形成された拡散層６，７と、チャネル部５の周りにゲート絶縁膜を介して形成されたゲート電極８とを備えた３次元トランジスタ１が、導電型の第２基柱３を囲むようにウェル領域上に複数配置され、複数個の３次元トランジスタ１が１つの第２基柱３を共有して、各々のチャネル部５がチャネル連結部４によって第２基柱３に接続されていることを特徴とする。また、６個からなる３次元トランジスタ１が、１個の第２基柱３を共有することができる。 （もっと読む）

【課題】ゲート絶縁膜の厚さが互いに異なる複数種類のＭＩＳトランジスタを内蔵する半導体集積回路装置において、信頼度の高いゲート絶縁膜を形成すると同時に、ＭＩＳトランジスタの製造を容易とする。
【解決手段】シリコン酸化膜９を半導体基板１の表面に形成した後、実効膜厚が薄いゲート絶縁膜が形成される領域のシリコン酸化膜９をフッ酸水溶液を用いて除去し、その後半導体基板１上に高誘電率絶縁膜１０を形成することにより、高誘電率絶縁膜１０とシリコン酸化膜９との積層膜からなるゲート絶縁膜１２、および高誘電率絶縁膜１０からなるゲート絶縁膜１１の２種類のゲート絶縁膜を半導体基板１上に形成する。 （もっと読む）

【課題】耐圧の向上が図られる半導体装置を提供する。
【解決手段】ｎ-型半導体領域３には、ドレイン領域となるｎ-拡散領域５が形成され、そのｎ-拡散領域５の一方の側には、ｐ拡散領域７と、ソース領域となるｎ+拡散領域８が形成されている。ｎ-拡散領域５の他方の側には溝部１０が形成されて、絶縁体１２が充填されている。ｎ-拡散領域５の直下には、ｐ-埋め込み層１３が形成されている。ｎ-型半導体領域３の領域には、高電位が印加されるｎ+拡散領域１４が形成され、抵抗Ｒを有する配線２０によってｎ-拡散領域５と電気的に接続されている。ｎ+拡散領域８とｎ-拡散領域５とによって挟まれたｐ拡散領域７の部分の表面上には、ゲート絶縁膜１９を介在させてゲート電極１７が形成されている。 （もっと読む）