Fターム[5F064AA01]の内容
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論理シミュレーション方法および論理シミュレーション装置
【課題】論理シミュレーションに要する時間を削減する。
【解決手段】RTL記述の論理シミュレーション結果とゲートレベルの論理シミュレーション結果とが一致しているか否かを判定する。そして、判定結果が不一致であった場合に、RTL記述の論理シミュレーション結果情報とゲートレベルの論理シミュレーション結果情報の不一致箇所を抽出する。抽出した不一致ポイントに基づき、ゲートレベルの論理シミュレーション結果情報をRTL記述の論理シミュレーション結果情報に強制代入記述を作成する。その強制代入記述を含むForceファイルに基づき再度ゲートレベルの論理シミュレーションを実施する。
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固体撮像装置
【課題】ブルーミング発生を抑え、かつ動作電圧を低電圧化することが可能な固体撮像装置を提供する。
【解決手段】固体撮像装置は、半導体基板に形成されたCCD型の固体撮像装置であって、オーバーフロードレイン構造のオーバーフローバリアの高さを規定する基板電圧Vsubを半導体基板に印加するVsub電圧発生回路26を備え、Vsub電圧発生回路26は、直列接続された複数の抵抗素子を含み、電圧分割により基板電圧を出力する抵抗回路と、前記複数の抵抗素子のいずれかに並列に接続されたポリシリコンのパターンであるヒューズ6とを含み、ヒューズ6は、コンタクト2が設けられた2つのジョイント基部1と、2つのジョイント基部1に挟まれて位置し、コンタクト2を介して電圧が印加されることにより電流が流れて溶断する溶断部10とを含み、溶断部10は、W方向の長さがジョイント基部1より小さく、W方向の長さが異なる領域を含む。
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電界効果トランジスタ
実施の形態に係る自己修復型電界効果トランジスタ(FET)装置は、各々がヒューズリンクを有する複数のFETセルを含む。ヒューズリンクは、対応するセルにおける高電流イベント時に飛ぶように調節される。 (もっと読む)
半導体装置
【課題】外付けする同期型半導体記憶装置との間でデータを高速に送受信することができる半導体装置を実現する。
【解決手段】本発明の半導体装置は、外部に接続されるSDRAMとの間で信号を授受するための複数のSDRAM用端子12と、SDRAM用端子12の近傍に配置され、信号をクロックに同期して入出力するフリップフロップ回路13と、クロックをフリップフロップ回路13へ供給するクロックバッファ14を備え、複数のSDRAM用端子12がパッケージ11の隣接する2辺の交点Aから順にその隣接する2辺に沿ってほぼ同数配置されている。
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半導体集積回路装置
【課題】セキュリティを保ちながら、低コストで、容易に、IPの使用可否や機能制限などを設定する。
【解決手段】ヒューズ回路3には、製品毎に設定されたシリアルナンバーが記憶されている。中央処理装置2は、暗号化されたIP活性化ソフトウェアを復号化して半導体メモリ7に展開し、暗号化プログラムによってヒューズ回路3に記憶されたシリアルナンバーを暗号化し、該シリアルナンバーと半導体メモリ7に展開された予め暗号化されたシリアルナンバーとが一致するか否かを判定する。一致の場合、暗号化された機能制限設定値を復号化プログラムを用いて復号化し、機能制限設定レジスタ5アクセスし、復号化された機能制限設定値を設定する。そして、機能制限設定レジスタ5設定された機能制限設定値に基づいて、周辺IP81 〜8n の使用可否や機能や性能などの制限が設定される。
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論理モジュールおよび論理エミュレーションモジュール
【課題】 論理検証対象ボードを再設計することなく、論理検証を行うことを可能とする技術を提供する。
【解決手段】 基板の片面または両面に複数の論理をプログラム可能な論理素子(プログラマブルLSI)と、接続をプログラム可能なスイッチング素子と、前記複数のプログラム可能な論理素子と前記スイッチング素子と前記複数のコネクタとを搭載するためのボードとを設けると共に、論理素子とスイッチング素子を接続する配線を形成し、外部と電気的に接続するコネクタを基板の周縁部に搭載して、論理モジュールを構成する。
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低電力アプリケーションのための電気的にプログラム可能な集積ヒューズ装置及びその形成方法
【課題】本発明は、低電力アプリケーションのためにデザインされて低いプログラム電流/電圧を利用して信頼性があって効果的にプログラムできる半導体集積ヒューズ装置及びその形成方法を提供する。
【解決手段】集積ヒューズ装置は陽極、陰極及び陽極と陰極間に形成されたヒューズリンクを含むポリシリコン層である。ヒューズリンクは第1不純物濃度を有するドーピング第1ポリシリコン領域と、前記第1不純物濃度よりもっと高い第2不純物濃度を有するドーピング第2ポリシリコン領域を含むポリシリコン層、及び前記ポリシリコン層上に形成された導電層で、前記ヒューズリンク上の導電層の厚さは変化して、前記ドーピング第1ポリシリコン領域上の導電層部分は第1厚さを有し、前記ドーピング第2ポリシリコン領域上の導電層部分は前記第1厚さより薄い第2厚さを有する導電層を含む。
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フィールドプログラマブルゲートアレイと等価な構造化特定用途向け集積回路を製造する方法
【課題】ユーザの論理設計をインプリメントするようにプログラムされたFPGAと機能上等価な構造化ASICに対する物理レイアウトを好適に生成する方法を提供する。
【解決手段】本発明による、ユーザの論理設計をインプリメントするようにプログラムされたFPGAと機能上等価な構造化ASICに対する物理レイアウトを生成する方法は、該ユーザの論理設計の構造化ASICインプリメンテーションに対するネットリストにおける各回路ブロックに対して、ライブラリから該ブロックの構造化ASICの物理レイアウトを取り出すこと(70)と;構造化ASICテンプレート上に該ブロックの該物理レイアウトを配置すること(70)と;該ネットリストに従って、該構造化ASICテンプレート上に、該ブロックの該物理レイアウト間の相互接続をレイアウトすること(70)とを含む。
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レイアウト設計装置、レイアウト設計方法、レイアウト設計プログラム、および記録媒体
【課題】簡単かつ効率的なLSIチップのレイアウト設計をおこなうことにより、LSIチップの製造期間の短縮化および製造コストの低廉化を図ること。
【解決手段】第3配線層データ303に形成されている残余のグローバル配線データ701、702と、第5配線層データ305に形成されている固定信号線分データ402とを接続する。具体的には、接続部207は、第5配線層データ305と第3配線層データ303の高さ情報の差分を長さとする接続信号線分データ901、902を生成する。そして、この接続信号線分データ901、902を、消去部206による消去処理によって生成された残余のグローバル配線データ701、702の端部と、固定信号線分データ402の端部との間に配線する。
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電子的プログラマブル・アンチヒューズおよびそれにより形成された回路
【課題】 電子的プログラマブル・アンチヒューズおよびそれにより形成された回路を提供することにある。
【解決手段】 アンチヒューズ・デバイス(120)は、バイアス・エレメント(124)とアンチヒューズ・エレメント(128)との間に位置する出力ノード(F)を有する分圧器を形成するために、互いに直列に配置されたバイアス・エレメントとプログラマブル・アンチヒューズ・エレメントとを含む。アンチヒューズ・デバイスがそのプログラム化されていない状態にあるときに、バイアス・エレメントとアンチヒューズ・エレメントのそれぞれは非導電性になる。アンチヒューズ・エレメントがそのプログラム化された状態にあるときに、バイアス・エレメントは非導電性のままであるが、アンチヒューズ・エレメントは導電性になる。そのプログラム化されていない状態とプログラム化された状態とのアンチヒューズ・エレメントの抵抗の差により、1Vの電圧がアンチヒューズ・デバイスの両端間に印加されたときに出力ノードで見られる電圧の差が数百ミリボルト程度になる。この電圧差は、単純な感知回路を使用して容易に感知できるほど大きいものである。
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集積回路装置の設計用データベース及び集積回路装置の設計方法
【課題】 データをフレキシブルに利用しうる状態で格納した集積回路装置の設計用データベース及びこれを利用した集積回路装置の設計方法を提供する。
【解決手段】 設計データの格納層であるVCDB100(VCデータベース)と、制御システムであるVCDBMS200(VCDBマネージメントシステム)とを備えている。VCDB100には、VCクラスタ300と、テストベクタクラスタ304と、目的別機能検証モデル320とが含まれている。VCDB100内には、共用テストクラスタ410と周辺モデルクラスタ420とを含むシステム検証用データベース402が配置されている。VCDBMS200内には、テストシナリオ,目的別機能検証モデル,システム検証モデルなどの生成を行なう機能検証支援手段500や、VCインターフェース合成手段700などが配設されている。
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