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【課題】FPGAのASIC等価物をより効率的、経済的に提供すること。
【解決手段】FPGAのASIC等価物の提供は、複数のいわゆるハイブリッド論理素子(HLE)を含むASICアーキテクチャを使用することによって、促進され、より効率的、経済的に実行される。各HLEは、FPGA論理素子(LE)の完全機能の一部を提供可能である。ユーザの論理設計を実装する各FPGA LEの機能は、ユーザの論理を再合成することなく単一または複数のHLEへとマッピング可能である。必要な数のHLEだけが、各LEの関数を実行するために使用される。LE間および(1)単一のHLEまたは(2)HLE群間の1対1の等価性によって、FPGA設計とASIC設計との間のいずれの方向においてもマッピングが(再合成することなく)促進される。 (もっと読む)


【課題】電源幹線内で同電位の電源線を相互に接続することにより配線抵抗を削減するとともに、電源幹線間で同電位の電源線を接続することにより配線抵抗をさらに削減できるようにすること。
【解決手段】半導体集積回路装置は、第1の層において第1の方向に延伸する第1の電源線および第2の電源線と、第2の層において第1の方向に延伸するとともに第1の電源線の直上に設けられた第3の電源線と、第2の層において第1の方向に延伸するとともに第2の電源線の直上に設けられた第4の電源線とを備え、第1の電源線および第2の電源線は第1の方向に延伸するセル棚(セル列)に含まれる複数のセルに電源を供給し、第3の電源線は第1の電源線の電位と異なる電位が供給され、第4の電源線は第2の電源線の電位と異なる電位が供給される。 (もっと読む)


【課題】基本データパスセルに基づいてSeOI(絶縁体上半導体)基板上に製造された半導体デバイスに関する。
【解決手段】本発明は、第1の態様によれば、絶縁層によってバルク基板から分離された半導体材料の薄層を備えた、絶縁体上半導体の基板上に製造された集積回路内で用いるために特にそれ自体の環境に適合されたデータパスセルであって、セルは電界効果トランジスタのアレイを備え、各トランジスタは薄層内に、ソース領域(S)と、ドレイン領域(D)と、ソースおよびドレイン領域によって境界付けられたチャネル領域(C)とを有し、チャネル領域の上に形成された表面ゲート制御領域(GA)をさらに含むセルにおいて、少なくとも1つのトランジスタ(T)は、チャネル領域の下のバルク基板内に形成された裏面ゲート制御領域(GN)を有し、裏面ゲート領域はトランジスタの性能特性を変更するようにバイアスすることが可能であることを特徴とするセルに関する。 (もっと読む)


【課題】設計記述の最適化判定のための判定情報を提供する。
【解決手段】半導体集積回路の動作を記述した動作レベルの設計記述を文字入力手段11から入力する。設計記述に対する制約条件を文字入力手段11から入力する。文字入力手段11から出力される設計記述及び制約条件を設計環境ツール13を介して動作合成部14に入力して設計記述についての動作合成を行って設計記述の最適化判定のための判定情報を動作合成部14から出力する。出力される判定情報を出力部18の画面に表示する。 (もっと読む)


【課題】入力回路または出力回路を介して電源配線にサージ電圧が印加された場合においても、素子面積の増大を抑制しつつ、内部回路を静電破壊から安定的に保護する。
【解決手段】入出力セル3c〜3fの間の隙間に電源保護素子6a〜6dをそれぞれ配置し、電源保護素子6a〜6dとして、電源配線7、8間に接続されたダイオードストリングS2〜S5をそれぞれ用いる。 (もっと読む)


【課題】ロジックセルを配置するためのスペースを十分に確保することのできる、半導体集積回路、半導体集積回路のレイアウト方法、半導体集積回路のレイアウトプログラム、及び半導体集積回路のレイアウト装置を提供する。
【解決手段】自動配置配線ツールにより、ロジックセル、及び前記ロジックセルに接続される信号配線をレイアウトし、ロジックセルレイアウトデータを生成するステップと、前記自動配置配線ツールにより、可変容量セル及び前記可変容量セルの容量を制御する制御配線をレイアウトし、可変容量セルレイアウトデータを生成するステップと、前記ロジックセルレイアウトデータ及び前記可変容量セルレイアウトデータに基づいて、半導体集積回路のレイアウトデータを生成するステップとを具備する。前記可変容量セルレイアウトデータを生成するステップは、前記制御配線を、同一配線層内で単位長あたりの抵抗が前記信号配線のそれと同じになるように、レイアウトするステップを含んでいる。 (もっと読む)


【課題】従来よりも少数のLEを用いてより小面積のDFFを構成できる、ビアパターンによって論理を変更可能な半導体装置及びその製造方法を提供すること。
【解決手段】半導体装置の製造方法は、
複数のトランジスタと、これらに接続された第1メタル層とが形成された基板において、第1メタル層の上に、第1ビアパターンを含む第1ビア層を形成する工程と、
第1ビア層の上に第2メタル層、第2ビア層および第3メタル層を形成する工程と、
第3メタル層の上に、第3ビアパターンを含む第3ビア層を形成する工程とを含み、
複数の前記トランジスタによって基本論理素子が構成され、
基本論理素子が、2つのN型トランジスタ及び2つのP型トランジスタ(CS2)と、1つのAOIゲート(AOI)と、2つのインバータ(INV)とを備え、
第1ビアパターンによって基本論理素子の論理を決定し、
第3ビアパターンによって基本論理素子間の配線を決定する。 (もっと読む)


【課題】レイアウト済みのセルのタイミング関係を崩すことなく所望のセルを追加配置可能なレイアウトを行う。
【解決手段】あらたなセル(追加セル)を追加する際に、配置可能な空き領域が無い場合には、レイアウト済みのセルの中から、最も信号伝搬のタイミングに影響しないセルを、あらたなセルを配置するための空き領域を用意するための移動対象セルとして選択する。選択されたセルを移動させた空き領域にあらたなセルを配置することによって、追加セルの挿入に伴うタイミング調整を不要もしくは必要最低限に留めることができる。 (もっと読む)


【課題】 半導体素子領域のサイズを小さくし、半導体素子領域のレイアウトに必要な時間を短縮する。
【解決手段】 第1領域と第2領域との間に生成される第1半導体素子領域内に第1および第2ゲート電極を生成する。第1配線と、第1配線より外側に位置する第2配線とを、第1半導体素子領域上を延在して配線する。そして、第1ゲート電極と第2配線とを第1領域上または第2領域上で接続し、第2ゲート電極と第1配線とを接続して半導体装置を生成する。これにより、第2配線と第1ゲート電極との接続部分のレイアウトルールを考慮することなく、第1半導体素子領域における第2配線側の境界を設定できる。この結果、第1半導体素子領域のサイズを小さくできる。また、第1半導体素子領域の境界を一度のレイアウトで設定できるため、第1半導体素子領域のレイアウトに必要な時間を短縮できる。 (もっと読む)


【課題】SOI基板における容量結合を減少した集積回路を提供する。
【解決手段】底部半導体層と同じ導電型のドーパントを含む第1のドープされた半導体領域18及び反対導電型のドーパントを含む第2のドープされた半導体領域28がSOI基板の埋め込み絶縁層20の直下に形成される。第1のドープされた半導体領域18及び第2のドープされた半導体領域28は、共にグランド電位に接続されるか、又は底部半導体層への少数キャリアの順方向バイアス注入に基づく過剰な電流を生じるには不十分は電圧、即ち、0.6V乃至0.8Vを越えない電位差を保って底部半導体層に対して順方向バイアスされる。上部半導体の半導体装置内の電気信号により誘起される電荷層内の電荷は第1及び第2のドープされた半導体領域に接続されている電気的コンタクトを介して引き出され、これにより半導体装置内の高調波信号を減少させる。 (もっと読む)


【課題】複数の知的コアの自動統合を可能にするシステム・オン・チップ(SOC)構造を提供する。
【解決手段】このSOC構造は、チップ上の共通バスに接続された複数のセルを組み込む。各セルは、機能コアと、機能コアに接続された自動統合ユニット(AIU)とを組み込む。各AIUは、その機能コアに関する統合情報を、共通バスを介して他のセル内のAIUに通信する。AIU間の情報の交換は、統合ユニット自体またはコントローラによって制御される。受信した統合情報に基づいて、各AIUは、統合のために必要とされるどんな構成調節も自動的に行うことができる。さらに、この情報の交換に基づいて、各機能コアは、SOC動作中に、必要に応じて対話することができる。そのようなSOC構造を形成する関連方法、およびそのようなSOC構造のための設計構造も提供される。 (もっと読む)


【課題】低消費電力、省回路サイズとともにレイアウトが容易な半導体回路を設計する。
【解決手段】半導体回路設計装置100は、設計対象回路111の構成が記述されたネットリスト110を取得し、取得されたネットリスト110に含まれるフリップ・フロップと、当該フリップ・フロップ外のトランジスタとを抽出する。さらに、抽出されたフリップ・フロップを、当該フリップ・フロップよりも入出力ビット数の大きなフリップ・フロップとなるように所定数ごとに統合する。そして、統合後のフリップ・フロップの数と、抽出されたトランジスタの数との比率を算出し、この比率に応じた統合後のフリップ・フロップとトランジスタとを基本ブロックとする半導体回路121の設計データ120を生成する。 (もっと読む)


【課題】LSI設計の作業効率を向上させ、設計期間の短縮化を図ること。
【解決手段】設計対象回路100の中から、クロストーク解析によりクロストークエラーが発生している任意のエラー箇所E1〜Ejを特定する。つぎに、特定されたエラー箇所Eiの中から1対のエラーセグメントEi−1を特定する。このあと、エラーセグメントEi−1の配線構造を変更することで減少するクロストークノイズ値の減少量を見積もり、その見積もり結果に基づいて、エラーセグメントEi−1の配線構造を決定する。そして、エラーセグメントEi−1の配線構造を決定された配線構造に修正する。このように、クロストークノイズ値の減少量を考慮して配線構造を修正することにより、配線修正によるクロストークノイズ値の削減効果を向上させることができる。 (もっと読む)


【課題】所定の配線領域内における仕様の回路特性を満たす配線長の配線を自動化することにより、作業負担の軽減化および設計期間の短縮化を図ること。
【解決手段】設計支援装置は、所定の配線領域内に配置された第1および第2の端子を接続する配線経路と、所定の配線領域内でかつ該配線経路と非接続な巡回路とを探索し、探索された配線経路の配線経路長と巡回路の配線経路長とを合わせた配線経路長を算出し、算出された配線経路長が、仕様の回路特性を満たす配線経路長以上か否かを判定し、判定された判定結果を出力する。これにより、探索困難な端子間の最長配線経路の換わりに、比較的に探索容易な端子間の任意の配線経路と巡回路とを合わせた最長配線経路候補を用いて、所定の配線領域における仕様の回路特性を満たす配線経路長の実現可能性を判定することができる。 (もっと読む)


【課題】マクロセル上を通過する比較的長い信号配線を形成した場合においてもクロストークノイズの影響を低減し、正常に動作可能な半導体集積回路装置を提供する。
【解決手段】本発明による半導体集積回路装置は、マクロセルが形成されている領域上を通過するように伸長している信号配線に、当該マクロセルとこれに近接する入出力回路との間に形成されたバッファリングセルが接続されている。 (もっと読む)


【課題】静的タイミング解析技術を用いてロバスト回路を最適化する。
【解決手段】合成、配置及びルーティングの設計フロー全体を通して一貫した方法でロバスト回路の構築につなげるために静的タイミング解析技術が用いられる。例示的な技法は、タイミングモデルを含む設計のためのライブラリデータを受信するステップを含むことができる。このデータの複数の実装を比較することによって、一連の基準(最悪の負のスラック、エンドポイントスラック分布、タイミング制約違反、トータルの負のスラックを含むことができる)に基づいてロバスト回路を定義することができる。この時点で、設計においてロバスト回路を向上させる論理変化を推進するために静的タイミング解析を用いることができる。静的タイミング解析は、静的タイミング解析におけるアークに関連する静的タイミング遅延を平均として、指定の割合の平均を標準偏差として用いることができる。 (もっと読む)


【課題】自動的に適切なプログラミング電流を決定して印加するためのシステムを提供する。
【解決手段】システムは、複数の測定ヒューズに複数の相違する電流を流し、複数の測定ヒューズの対応するものを破壊することなく切断した1つまたは複数の電流を特定し、特定された電流のうちの1つを自動的に選択するように構成されている測定回路と、選択された電流で1つまたは複数の目標ヒューズをプログラムするように構成されているプログラミング回路と、を具備する。 (もっと読む)


【課題】配線領域の面積の増大を抑制しつつ、配線領域内の各配線の長さを均一化する。
【解決手段】LCDドライバは、データレジスタ1と、ロードレジスタ2と、極性切替回路3と、レベルシフタ回路4a,4bと、正極側階調電圧発生回路5と、正極階調選択回路6と、負極側階調電圧発生回路7と、負極階調選択回路8と、出力回路9とを備えている。出力回路9内に出力バッファ12だけでなく極性切替回路3を設けて、出力回路9を出力パッド10と同じピッチで、出力パッド10に近接配置し、出力回路9と正極(負極)階調選択回路6,8との間に第1および第2の配線領域23,24を設ける。第1および第2の配線領域23,24での各配線パターンの配線長を均一化し、かつ配線長がなるべく短くなるようにする。これにより、信号の伝搬遅延のバラツキによる表示品質の劣化を防止できる (もっと読む)


【課題】IC中のヒューズの状態又は設定を検出するためのシステム及び方法を提供する。
【解決手段】ヒューズ電圧を2つの基準電圧と比較することにより3つのヒューズ状態(未切断、切断、及び破壊)を判断するための方法を具備する。各ヒューズ状態は、異なるインピーダンスを有し、そしてヒューズ電圧に関係付けられる。ヒューズ電圧は、2つの基準電圧の下、間、又は上であり、それによってヒューズ状態を判断する。1つの実施形態は、読出しトランジスタ、同様に2つの基準電圧発生器と直列のヒューズを含み、各基準電圧発生器は抵抗器とトランジスタとを備える。両方のトランジスタのインピーダンスは、未切断ヒューズ・インピーダンスより大きく、そして1つは切断ヒューズ・インピーダンスより小さい。2つのコンパレータは、ヒューズ電圧を分類するために使用され、ヒューズが未切断、切断、又は破壊であるかを示す。 (もっと読む)


【課題】 高い歩留まりを得ることができるように、カスタマイズされた回路を正確に試験するための手段を提供する。
【解決手段】 例えばASICのような集積回路においてデバイス固有の試験を実行しパラメータ・データを取得して、過剰な試験時間要件も、追加のシリコンも、特別な試験機器も必要とすることなく、各チップを個別に試験するためのシステムおよび方法(1000)が提供される。試験システムは、IC設計における未使用のバックフィル空間に組み込まれたデバイス試験構造(920)を含み、ICに含まれる選択された1組のデバイスと同一の1組のダミー・デバイス(940)を試験する。デバイス試験構造(920)は、カスタマ要件および設計要件(1010)に従って、ライブラリ(920)から選択される。選択された試験構造は、更に、優先度(1040)の順序で優先順位をつけて(1030)、設計内の設計要素に割り当てられる。配置アルゴリズム(1060)が、設計、レイアウト、および製造要件を用いて、選択した試験構造を、製造される設計(950)の最終レイアウトに配置する。 (もっと読む)


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