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Fターム[5F064CC02]の内容

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Fターム[5F064CC02]に分類される特許

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【課題】半導体装置の性能を向上させる。
【解決手段】半導体装置の設計フローは、プラグPGに接続された配線M1を含むチップレイアウトを設計するステップと、設計されたチップレイアウトにおけるプラグPGに対する配線M1のマージンを、プラグPGに対する配線M1のリセス量に応じて修正するステップとを有している。この修正ステップは、テストウエハに試験用プラグとそれに3次元的に接続された試験用配線とを含むテストパターンを形成するサブステップと、試験用配線の配線幅および配線密度と試験用プラグに対する試験用配線のリセス量との相関を調べるサブステップを有している。更に、得られた相関に基づいてプラグPGに対する配線M1のリセス量を予測するサブステップと、予測されたリセス量に応じてプラグPGに対する配線M1のマージンを修正するサブステップを有している。 (もっと読む)


【課題】 ESD耐量の低いパス及びその原因素子を安易且つ良好に特定できる検証方法及び検証装置を提供する。
【解決手段】 設計用回路データから2つの検証対象端子とその間に接続される検証対象素子を特定し、電流方向を設定し、検証対象素子の夫々を識別情報、電流方向別の特性情報及び耐量情報を記憶した素子シンボル情報を備える素子シンボルで表した等価回路データを作成し、2ノード間の特性情報及び耐量情報を記憶可能な分岐点シンボルを用い、検証対象端子に対応する分岐点シンボルを頂点とし、等価回路データをツリー構造データに変換し、素子シンボル情報に基づいて分岐点シンボル情報を作成し、頂点の分岐点シンボルの耐量情報が基準耐量以下の場合に、耐量情報に基づいて耐性が最も低い最低耐量経路と耐量制限シンボルを特定し、当該耐量制限シンボルに対応する設計用回路データの素子を特定する。 (もっと読む)


【課題】ESD保護素子を有する半導体回路の回路シミュレーションを高速かつ精度よく行うことができるシミュレーション装置を提供する。
【解決手段】ESD保護素子を有する半導体回路の動作検証を行うシミュレーション装置は、ESD保護素子の等価回路のパラメータファイルを作成する第1のパラメータファイル作成部と、半導体回路内のESD保護素子以外の内部回路のパラメータファイルを作成する第2のパラメータファイル作成部と、作成したパラメータファイルを記憶するパラメータファイル記憶部と、記憶したパラメータファイルを選択するパラメータファイル選択部と、選択したパラメータファイルを利用して半導体回路のネットリストを作成するネットリスト作成部と、ネットリストに基づいて半導体回路の動作検証を行うシミュレーション実行部とを備える。 (もっと読む)


【課題】電圧規格や電流規格を満たさない箇所があった場合に、その影響を反映させて検証を行うことができる回路動作の検証装置を提供する。
【解決手段】回路動作の検証装置は、結線情報4と、定格情報6とを用い、回路に入力する信号パターン7が与えられると、その入力パターン7に基づいて回路動作を検証する(S1〜S5)。そして、検証の結果、回路素子に印加される電圧や通電される電流等が定格値を超えることで破壊に至る回路素子が存在すると、当該回路素子を破壊の態様に応じた破壊状態モデルに置換し(S6)、破壊状態モデルに置換した回路について検証を継続する。 (もっと読む)


【課題】 寄生バイポーラの生成を抑制しつつ、開発遅延を効果的に防止できるESD保護検証装置を提供する。
【解決手段】 回路図データを受け付ける回路図データ取得手段11aと、回路図データから外部端子を抽出する外部端子抽出手段11bと、回路図データからESD保護素子を抽出するESD保護素子抽出手段11cと、寄生バイポーラの発生する可能性のある2つの素子間の関係を規定した第1判定条件に基づき、第1判定条件を満たすESD保護素子を対象素子として設定する第1判定手段11dと、配置配線処理において、寄生バイポーラの発生しないように設定されたレイアウト条件を満たすように対象素子の配置処理を実行して、レイアウトデータを作成するレイアウト作成手段11eと、レイアウトデータを出力するレイアウトデータ出力手段11fと、を備える。 (もっと読む)


【課題】複数の回路ブロックの特性を正確に一致させる。
【解決手段】例えば、端子31A,31Bと、これら端子間に設けられた回路110A,110Bを備える。回路110Aは端子31Aに接続され、端子31Aから端子31Bへ向かって配置されたセル120A,130A,140Aを含む。回路110Bは端子31Bに接続され、端子31Bから端子31Aへ向かって配置されたセル120B,130B,140Bを含む。セル120A,120Bのレイアウトは、形状、サイズ及び向きがトランジスタレベルで同一である。セル130A,130B及びセル140A,140Bのレイアウトは、形状及びサイズが同一であり、トランジスタの向きが180°相違している。これにより各セルを対称配置しつつ、センシティブなセル120A,120Bにおいては電流方向の違いによる特性差が生じない。 (もっと読む)


【課題】ヒューズ回路の2つの出力側にそれぞれ所期の論理値に設定された論理信号出力する。
【解決手段】ヒューズ回路10は、電圧源VDDと、第1主電極、第2主電極、及び制御電極を有する第1及び第2のトランジスタQ11,Q12と、電圧源と第1のトランジスタのソースSとの間に直列に配置される第1の電気ヒューズRf1と、電圧源と第2のトランジスタのソースとの間に直列に配置される第2の電気ヒューズRf2を備える。さらに、第1,第2の電力供給回路Q13,Q14と、第1及び第2のトランジスタのドレインD側から論理値出力を取り出す第1及び第2の出力X,Yを備える。 (もっと読む)


【課題】チップ面積を拡大することなく信頼性の高い配線レイアウトを実現する。
【解決手段】信号線S1〜S3と電源線VDD1,VSS1がY方向に延在する下層配線層と、信号線S4〜S6と電源線VDD2,VSS2がX方向に延在する上層配線層と、対応する信号線が重なり合うオーバーラップ領域OL1に設けられたビア導体VE1と、対応する電源線が重なり合うオーバーラップ領域OL2,OL3に設けられたビア導体VE2,VE3とを備える。領域OL1のX方向における幅は、領域OL2,OL3のX方向における幅よりも広く、これにより、領域OL1には複数のビア導体VE1a,VE1bが設けられる。また、電源線VDD1,VSS1は、領域OL1との干渉を避けるようY方向に分断されている。複数の下層配線は、一つのビアを含むミニマムピッチで2つのビアを配置している。 (もっと読む)


【課題】ウェーハテスト後のウェーハ状態において所望の回路を印刷処理により容易に形成することが可能な半導体製造方法および半導体装置を提供することを課題する。
【解決手段】本発明に係る半導体製造方法は、ウェーハの被描画パターン形成領域に所定の深さを有する溝部を形成する工程、ウェーハに対してトリミング要否の検査を行う工程、前記ウェーハにおけるトリミング必要なウェーハの前記溝部に導電性溶剤を射出し描画パターンを描画する工程、描画パターンを描画した後、脱気および低温アニールする工程、脱気および低温アニールした成膜後、当該成膜表面を平坦化する工程、および平坦化した後、高温アニールする工程、を有する。 (もっと読む)


【課題】大規模な半導体集積回路であってもノイズ耐性評価が短時間で可能なノイズ耐性評価方法を提供する。
【解決手段】回路ネットリストを作成する第1のステップS11と、能動素子を受動素子回路に置き換えて置換回路ネットリストを作成する第2のステップS12と、トランジスタの制御端子に該当する制御ノードを抽出する第3のステップS13と、ノイズ注入ノードを設定する第4のステップS14と、所定周波数のノイズを設定し、互いに異なる制御ノードとノイズ注入ノード間の経路のインピーダンスを計算する第5のステップS15と、制御ノード、ノイズ注入ノードおよび経路の各組み合わせにおけるインピーダンスのリストを作成する第6のステップS16と、インピーダンスの最小値から半導体集積回路のノイズ耐性を判定する第7のステップS17とを有してなるノイズ耐性評価方法100とする。 (もっと読む)


【課題】半導体回路内のパッド間の電流の流れやすさを精度よく解析する。
【解決手段】ESD保護素子が接続された2つのパッド間の一方側から他方側に流れる電流の流れ易さを数値化した第1テーブル作成手段と、反対向きの電流の流れ易さを数値化した第2テーブル作成手段と、第1及び第2テーブルを合成して、最も電流が流れ易い経路を数値化した第3テーブル作成手段と、第3テーブルに基づいて、任意のパッド間で、ESD保護素子を経由する全経路について、電流の流れ易さを数値化した第4テーブル作成手段と、全ESD保護素子を削除した状態で、任意のパッド間の電流の流れ易さを数値化した第5テーブル作成手段と、第4及び第5テーブルとに基づいて、任意のパッド間で、ESD保護素子を通過する経路と通過しない経路の電流の流れ易さの比較結果が一致しない場合に、対応するパッド同士の組合せと、パッド間の経路とを提示する手段4と、を備える。 (もっと読む)


【課題】トリミングデータによって調整可能な基準電圧発生回路を備えた半導体装置において、電源が立上がるまでの基準電圧のばらつきの影響を受けないようにする。
【解決手段】半導体装置10において、基準電圧生成部1は、外部電源電圧VCCに基づいて、トリミングデータTRM1に応じて調整された第1の基準電圧V1*およびこのトリミングデータTRM1に依存しない第2の基準電圧V2を生成する。不揮発性メモリ3は、第1の基準電圧V1*に基づく電圧によって動作し、上記のトリミングデータTRM1を記憶する。パワーオンリセット回路5は、電源立上げ時に外部電源電圧VCCが第2の基準電圧V2の定数倍に達したときにリセット信号の論理レベルを切替える。制御回路6は、リセット信号の論理レベルの切替に応答して、不揮発性メモリ3に記憶された上記のトリミングデータTRM1を基準電圧生成部1に読込ませる。 (もっと読む)


【課題】素子と配線、配線と配線の交差部分の耐圧を検証することができるレイアウト検証装置及びレイアウト検証方法を提供する。
【解決手段】レイアウト検証装置は、半導体集積回路の回路図データと、該回路図データに基づいて生成されたレイアウトデータとの整合性を検証する整合性検証手段と、整合性検証手段により整合性が検証された場合に、レイアウトデータに基づいて、互いに交差する位置関係にある素子と配線、又は、配線と配線がなす交差対を抽出する抽出手段と、判定基準となる基準電位差を記憶する記憶手段と、回路図データに基づいて、交差対の電位差を求める電位差検出手段と、交差対の電位差と基準電位差とを比較する電位差比較手段と、を備える。 (もっと読む)


【課題】簡易な工程で保護ダイオードが有する寄生容量を内部回路から分離し、半導体集積回路の高速化を実現することが可能な半導体集積回路および電子回路を提供することを目的とする。
【解決手段】信号端子120と内部回路132とを接続する信号ライン134と、信号ライン134から分岐して接続されるヒューズ素子F1と、ヒューズ素子F1を介して信号ライン134と接続し、正電源VDDまたは負電源VSSが直接接続される通電端子136と、ヒューズ素子F1の通電端子136側に接続され、信号ライン134と正電源VDDまたは負電源VSSとの間をそれぞれ逆方向に接続する保護ダイオードD1、D2と、を備えることを特徴とする。 (もっと読む)


【課題】ザッピング素子の破壊電圧を低電圧化すると共に、その製造コストを低減する。
【解決手段】ザッピング素子100のゲート電極14の幅は部分的に狭くなるように加工されている。即ち、ゲート電極14は、その中央部に、小さい第1のゲート幅W1を持った第1のゲート電極部分14Nと、その両側に、大きい第2のゲート幅W2を持った第2のゲート電極部分14Wを有して構成されている。したがって、第1のゲート電極部分14Nに対応したチャネル領域CHの第1のチャネル長LC1は、第2のゲート電極部分14Wに対応したチャネル領域CHの第2のチャネル長LC2より短くなっている。 (もっと読む)


【課題】入力回路または出力回路を介して電源配線にサージ電圧が印加された場合においても、素子面積の増大を抑制しつつ、内部回路を静電破壊から安定的に保護する。
【解決手段】入出力セル3c〜3fの間の隙間に電源保護素子6a〜6dをそれぞれ配置し、電源保護素子6a〜6dとして、電源配線7、8間に接続されたダイオードストリングS2〜S5をそれぞれ用いる。 (もっと読む)


【課題】開口不良や形状の精度に優れたコンタクトホールを有する半導体素子の提供。
【解決手段】基板4と、基板4上に第1配線パターン2と、基板4の第1配線パターン2を有する側の面に層間絶縁膜6,8と、層間絶縁膜6,8上に第2配線パターンと、を有し、且つ層間絶縁膜6,8に第1配線パターン2および第2配線パターンを連結するためのコンタクトホールCHを備え、基板4の単位面積あたりにおいて第1配線パターン2が存在する比率(密度)が、より高い領域と、より低い領域とを有し、前記比率がより低い領域におけるコンタクトホールCHの開口面積が、より高い領域におけるコンタクトホールCHの開口面積よりも小さい半導体素子。 (もっと読む)


【課題】 ヘテロ接合バイポーラ・トランジスタ及びその製造方法を提供する。
【解決手段】 ヘテロ接合バイポーラ・トランジスタに関連する、半導体構造体及び半導体の製造方法が提供される。この方法は、同じ配線レベルにある金属導線によって接続される2つのデバイスを形成することを含む。2つのデバイスの第1のものの金属導線は、銅配線構造体上に金属キャップ層を選択的に形成することによって形成される。 (もっと読む)


【課題】集積回路設計をシミュレートする方法を提供する。
【解決手段】本発明の方法では、ネットリストにおけるノードのノード次数ランキングを決定することができる。ネットリストの回路は、ノード次数ランキングに基づいて静的及び動的電流駆動方式でパーティショニングされることができる。ノード次数パーティショニングに基づいて階層データ構造が構築されることができる。一実施形態では、シミュレーション最適化のために中間ノード次数を動的に結合することができる。その後、回路を1若しくは複数の結合された中間ノード次数に基づいて再パーティショニングすることができる。階層データ構造を用いて求解及び積分を行い、次数ランキングされた階層エンジンを生成することができる。次数ランキングされた階層エンジンについての解析を行うことができる。この時点で、解析に基づいてIC設計のシミュレーションデータがエクスポートされることができる。 (もっと読む)


【課題】層間絶縁膜のグローバル段差をより低減する。
【解決手段】メタル配線11、21、31と層間絶縁膜12、22、32とが積層され、各層の層間絶縁膜を形成する毎に研磨して平坦化される多層配線60を積層方向からみて複数の領域52に分割し、領域毎に、各領域の面積に対する各領域内のメタル配線の占有面積の割合を、メタル配線についてそれぞれ求め、求めた割合を、領域毎に、メタル配線について積算した積算割合をそれぞれ求め、複数の領域の積算割合を用いて、予め求めておいた積算割合の相対値と層間絶縁膜32の上面の相対位置との関係より、複数の領域間の層間絶縁膜32の上面の相対位置関係を求め、層間絶縁膜32の上面が所定の値より低い位置にある領域511では、ダミー配線13,23,33を設け、層間絶縁膜32の上面が所定の値以上の位置にある領域513ではメタル配線にダミー配線を設けない。 (もっと読む)


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